CN108878514B - 沟槽栅超结器件及其制造方法 - Google Patents
沟槽栅超结器件及其制造方法 Download PDFInfo
- Publication number
- CN108878514B CN108878514B CN201810695756.0A CN201810695756A CN108878514B CN 108878514 B CN108878514 B CN 108878514B CN 201810695756 A CN201810695756 A CN 201810695756A CN 108878514 B CN108878514 B CN 108878514B
- Authority
- CN
- China
- Prior art keywords
- gate
- layer
- field oxide
- oxide layer
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 112
- 229920005591 polysilicon Polymers 0.000 claims abstract description 101
- 239000010410 layer Substances 0.000 claims description 281
- 238000000034 method Methods 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 238000001259 photo etching Methods 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 15
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 10
- 230000009194 climbing Effects 0.000 claims description 8
- 229910052786 argon Inorganic materials 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Abstract
本发明公开了一种沟槽栅超结器件,包括:场氧化层形成于有源区外的超结的顶部并隔离出有源区,沟槽栅的栅极沟槽形成于有源区中的超结的N型薄层表面,栅极沟槽还延伸到有源区边界外,栅极沟槽在所述场氧化层之前形成,栅介质层和多晶硅栅在场氧化层刻蚀之后形成,在栅极沟槽终端侧面内侧的栅极沟槽中形成有场氧化层;各多晶硅栅还延伸到对应的场氧化层的表面并组成各多晶硅栅的多晶硅延伸段;在栅极沟槽终端侧面处,多晶硅延伸段具有爬坡结构并通过位于栅极沟槽终端侧面内侧的场氧化层和栅极沟槽终端侧面隔离。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能提高器件的可靠性。
Description
技术领域
本发明涉及半导体集成电路制造领域,特别是涉及一种沟槽栅超结器件;本发明还涉及一种沟槽栅超结器件的制造方法。
背景技术
超结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成,利用P型薄层和N型薄层完成匹配形成的耗尽层来提升反向耐压同时保持较小的导通电阻。
由于一般超结产品均在600V左右,所以一般都需要采用终端结构,终端结构中终端的场氧化层(FOX)技术使用的较多。多晶硅栅(Gate Poly)需要爬上FOX后再通过栅极总线(Gate bus)连接到栅极衬垫(Gate Pad),栅极总线一般采用和多晶硅栅同时形成的多晶硅总线。场氧化层位于终端区中,被场氧化层围绕的区域即为有源区,超结器件会形成于有源区中。
沟槽栅超结器件的栅极结构为沟槽栅,沟槽栅由形成于栅极沟槽内侧表面的栅介质层如栅氧化层和填充于所述栅极沟槽中的多晶硅栅组成。在靠近终端结构附近,所述栅极沟槽形成一个陡峭的终端侧面,多晶硅栅通过栅介质层和终端侧面隔离,由于靠近终端结构附近的电场强度容易出现较大值,所以在栅极沟槽的终端侧面处非常容易发生损坏,成为器件栅极可靠性的重要瓶颈。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅超结器件,能提高沟槽栅的栅极沟槽终端侧面的可靠性,从而提高整个器件栅极的可靠性。为此,本发明还提供一种沟槽栅超结器件的制造方法。
为解决上述技术问题,本发明提供的沟槽栅超结器件包括:
超结,由交替排列的P型薄层和N型薄层组成。
场氧化层,形成于有源区外的所述超结的顶部,由所述场氧化层围绕出所述有源区,所述场氧化层和所述有源区之间的边界为有源区边界。
沟槽栅,包括栅极沟槽、栅介质层和多晶硅栅,所述栅介质层形成于所述栅极沟槽的底部表面和侧面,所述多晶硅栅填充在形成有所述栅介质层的所述栅极沟槽中。
所述栅极沟槽形成于所述有源区中的所述N型薄层表面,所述栅极沟槽还延伸到所述有源区边界外,所述栅极沟槽延伸到所述有源区边界外的侧面为栅极沟槽终端侧面。
所述栅极沟槽在所述场氧化层之前形成,所述栅介质层和所述多晶硅栅在所述场氧化层刻蚀形成所述有源区边界之后形成,使所述栅极沟槽终端侧面具有位于所述有源区边界外侧的结构,在所述栅极沟槽终端侧面内侧的所述栅极沟槽中形成有所述场氧化层。
各所述多晶硅栅还延伸到对应的所述场氧化层的表面并组成各所述多晶硅栅的多晶硅延伸段;在所述栅极沟槽终端侧面处,所述多晶硅延伸段具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。
进一步的改进是,在所述有源区边界处,所述场氧化层具有倾斜侧面。
进一步的改进是,所述场氧化层的侧面的倾斜度通过所述场氧化层的刻蚀工艺调整,所述场氧化层的刻蚀工艺采用氩离子注入加湿法刻蚀。
进一步的改进是,所述P型薄层由填充于超结沟槽中的P型外延层组成,所述N型薄层由各所述P型薄层之间的N型外延层组成。
进一步的改进是,所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底表面。
进一步的改进是,各所述N型薄层对应的各所述多晶硅延伸段在所述场氧化层表面和多晶硅硅总线连接,多晶硅总线通过接触孔连接到由正面金属层组成的金属总线,由所述金属总线引出栅极衬垫。
进一步的改进是,所述场氧化层由热氧化层和淀积氧化层叠加而成。
进一步的改进是,所述栅介质层为栅氧化层。
为解决上述技术问题,本发明提供的沟槽栅超结器件的制造方法包括如下步骤:
步骤一、形成由交替排列的P型薄层和N型薄层组成的超结。
步骤二、采用光刻定义加刻蚀的工艺在有源区的所述N型薄层顶部形成栅极沟槽,所述有源区通过后续工艺定义,所述栅极沟槽需要延伸到有源区边界外,所述栅极沟槽延伸到所述有源区边界外的侧面为栅极沟槽终端侧面。
步骤三、形成场氧化层;所述场氧化层覆盖在形成由所述栅极沟槽的整个所述超结表面上。
步骤四、结合光刻和所述场氧化层的刻蚀工艺将所述有源区的形成区域内的所述场氧化层去除,由所述场氧化层围绕出所述有源区,所述场氧化层和所述有源区之间的边界为所述有源区边界,在所述栅极沟槽终端侧面内侧的所述栅极沟槽中形成有所述场氧化层。
步骤五、采用淀积加光刻刻蚀工艺形成栅介质层、多晶硅栅和多晶硅延伸段,所述栅介质层形成于所述栅极沟槽的底部表面和侧面,所述多晶硅栅填充在形成有所述栅介质层的所述栅极沟槽中。
所述多晶硅延伸段由对应的所述多晶硅栅还延伸到对应的所述场氧化层的表面的多晶硅组成;在所述栅极沟槽终端侧面处,所述多晶硅延伸段具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。
进一步的改进是,步骤四中所述场氧化层的刻蚀工艺采用氩离子注入加湿法刻蚀,使所述场氧化层在所述有源区边界处具有倾斜侧面。
进一步的改进是,步骤一包括如下分步骤:
步骤11、提供一半导体衬底,在所述半导体衬底表面形成有N型外延层。
步骤12、采用光刻刻蚀工艺在所述N型外延层中形成多个超结沟槽。
步骤13、采用外延生长中在所述超结沟槽中填充P型外延层。
由填充于沟槽中的P型外延层组成P型薄层,由各所述P型薄层之间的N型外延层组成N型薄层;所述P型薄层和所述N型薄层交替排列组成所述超结。
进一步的改进是,所述半导体衬底为硅衬底;所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底表面。
进一步的改进是,步骤五中,在形成所述多晶硅栅的同时还形成多晶硅总线;各所述N型薄层对应的各所述多晶硅延伸段在所述场氧化层表面和多晶硅硅总线连接。
步骤五之后还包括步骤:
形成层间膜、接触孔和正面金属层,对所述正面金属层进行光刻刻蚀形成金属总线;所述接触孔穿过所述层间膜,所述多晶硅总线通过对应的接触孔连接到由正面金属层组成的金属总线,由所述金属总线引出栅极衬垫。
进一步的改进是,步骤三中采用热氧化工艺和淀积工艺形成由热氧化层和淀积氧化层叠加而成的所述场氧化层。
进一步的改进是,所述栅介质层为栅氧化层,采用热氧化工艺形成。
本发明对栅极沟槽终端侧面和有源区边界的关系做了特别的设置,本发明将栅极沟槽终端侧面延伸到有源区边界的外侧;而且,将围绕隔离出有源区的场氧化层延伸到栅极沟槽终端侧面的内侧,使得多晶硅栅的延伸结构即多晶硅延伸段爬栅极沟槽终端侧面时通过较厚的场氧化层和栅极沟槽终端侧面隔离,相对于现有技术中多晶硅延伸段和栅极沟槽终端侧面之间通过栅介质层隔离的情形相比,本发明大大增加了多晶硅延伸段和栅极沟槽终端侧面之间隔离的介质层厚度增加,能提高沟槽栅的栅极沟槽终端侧面的可靠性,从而提高整个器件栅极和器件的可靠性。
另外,本发明的结构仅需要对沟槽栅的栅极沟槽的刻蚀工艺做一下调整即可轻易实现,现有工艺中通过在对场氧化层刻蚀完并形成了有源区边界后再进行栅极沟槽的光刻和刻蚀,本发明则将栅极沟槽的光刻和刻蚀工艺放置在场氧化层的刻蚀之前,通过光刻定义将栅极沟槽终端侧面的位置定义到有源区边界之外;通过刻蚀工艺形成栅极沟槽之后再形成场氧化层时,场氧化层会形成在栅极沟槽中,这样再对场氧化层进行光刻和刻蚀时,由于有源区边界由场氧化层的侧面组成且位于栅极沟槽终端侧面内侧,故在有源区边界形成之后,有源区边界和栅极沟槽终端侧面之间的场氧化层会保留在栅极沟槽中并最后形成能提高栅极可靠性的结构,所以本发明还具有工艺简单的特点,仅需对工艺顺序进行简单的调整即可实现。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1是现有沟槽栅超结器件的版图;
图2A是沿图1中的BB线的剖面图;
图2B是沿图1中的CC线的剖面图;
图3A是沿图2A中的虚线圈201处的照片;
图3B是图3A所示结构发生损坏时的照片;
图4是本发明实施例沟槽栅超结器件的结构示意图。
具体实施方式
在说明本发明实施例之前,先介绍一下现有沟槽栅超结器件在沟槽栅的终端侧面处存在的缺陷:
如图1所述,是现有沟槽栅超结器件的版图;图2A是沿图1中的BB线的剖面图;图2B是沿图1中的CC线的剖面图;图1中,直线AA表示场氧化层110的边界线也即有源区边界,图1中的直线AA的左侧表示有源区,右侧为形成有场氧化层110的有源区外部区域。P型薄层104和N型薄层102形成于整个有源区和有源区外的半导体衬底101上。P型薄层104和N型薄层102的交叠结构用大括号标出。
栅极结构为沟槽栅,沟槽栅包括栅极沟槽112,形成于栅极沟槽112内侧表面的栅介质层如栅氧化层115以及填充于栅极沟槽112中的多晶硅栅106。沟槽栅的剖面结构请参考图2B所示。
在终端区中还的半导体衬底101的表面还形成由P型环113,P型环113呈环绕结构围绕在有源区的周侧且在P型薄层104和N型薄层102的顶部都形成有P型环113。
沟槽栅位于有源区中的N型薄层102的顶部。在虚线圈201处,沟槽栅的多晶硅栅106会沿栅极沟槽112的终端侧面爬坡延伸到N型薄层102的顶部表面,之后再向终端延伸并会经过爬坡延伸到场氧化层110的顶部表面。多晶硅栅106的延伸段如标记106a所示。多晶硅延伸段106a延伸到场氧化层110后和多晶硅总线107相连。多晶硅总线107是采用多晶硅形成的总线,多晶硅总线107一般和多晶硅延伸段106a以及多晶硅栅106同时淀积和光刻刻蚀形成。图1中也采用大括号标出了多晶硅总线107的横向范围,图1中的横向即为沿直线BB平行方向。多晶硅总线107通过接触孔108连接金属总线109。图1中也采用大括号标出了接触孔108和金属总线109的横向范围。图1的版图为俯视面结构,多晶硅总线107、接触孔108和金属总线109是交叠在一起的。为了更清楚的显示多晶硅栅106、多晶硅总线107、接触孔108和金属总线109以及P型薄层104和N型薄层102的关系,请参考图2A和图2B所示的剖面结构。
图2A中显示了沿图1中的BB线的剖面,可以看出多晶硅总线107、接触孔108和金属总线109在垂直半导体衬底101表面的纵向上是依次叠加的,层间膜111覆盖在多晶硅总线107和多晶硅栅106和多晶硅延伸段106a的表面,接触孔108穿过层间膜111实现多晶硅总线107和金属总线109之间的连接。
图2B中显示了沿图1中的CC线的剖面,CC线位于AA线内侧,图2B的剖面对应于有源区内的剖面;可以看出,在有源区的P型薄层104和N型薄层102的顶部都形成有P型阱114,P型阱114作为器件的沟道区。通常P型阱114和P型环113同时形成。沟槽栅形成于N型薄层102的顶部,沟槽栅的多晶硅栅106从侧面覆盖P型阱114且被多晶硅栅106侧面覆盖的P型阱114的表面用于形成沟道。在沟槽栅超结器件中,有源区中还形成有图2B中未显示的如下结构:在有源区的P型阱114的表面还设置有N+掺杂的源区以及P+掺杂的阱引出区以及覆盖有层间膜,在源区和阱引出区的顶部还形成由穿过层间膜111的接触孔108并连接到由正面金属层组成的源极。
现有沟槽栅超结器件中,在虚线圈201处容易出现可靠性问题,图3A是沿图2A中的虚线圈201处的照片;可以看出,在栅极沟槽终端侧面处,多晶硅栅106和栅极沟槽终端侧面之间通过栅介质层115隔离,栅介质层115通常设置的较薄,在超结器件的终端结构处,会承受较大的电压,故在栅极沟槽终端侧面处容易出现损坏并发生可靠性问题。图3B是图3A所示结构发生损坏时的照片;可以看出,较薄的栅介质层115产生损坏。
本发明实施例沟槽栅超结器件:
如图4所示,是本发明实施例沟槽栅超结器件的结构示意图,图4中仅示意处了在有源区边界处的沿N型薄层102延伸方向的剖面结构图;本发明实施例沟槽栅超结结构的版图和图1类似,可以参考图1所示;有源区中的器件结构请参考图2B所示。本发明实施例沟槽栅超结器件包括:
超结,由交替排列的P型薄层104和N型薄层102组成。
场氧化层110,形成于有源区外的所述超结的顶部,由所述场氧化层110围绕出所述有源区,所述场氧化层110和所述有源区之间的边界为有源区边界,有源区边界也即AA线所示边界。本发明实施例中,所述场氧化层110由热氧化层和淀积氧化层叠加而成。
沟槽栅,包括栅极沟槽112、栅介质层115和多晶硅栅106,所述栅介质层115形成于所述栅极沟槽112的底部表面和侧面,所述多晶硅栅106填充在形成有所述栅介质层115的所述栅极沟槽112中。本发明实施例中,所述栅介质层115为栅氧化层。
所述栅极沟槽112形成于所述有源区中的所述N型薄层102表面,所述栅极沟槽112还延伸到所述有源区边界外,所述栅极沟槽112延伸到所述有源区边界外的侧面为栅极沟槽终端侧面,栅极沟槽终端侧面如DD线所示。
所述栅极沟槽112在所述场氧化层110之前形成,所述栅介质层115和所述多晶硅栅106在所述场氧化层110刻蚀形成所述有源区边界之后形成,使所述栅极沟槽终端侧面具有位于所述有源区边界外侧的结构,即DD线位于AA线的外侧。在所述栅极沟槽终端侧面内侧的所述栅极沟槽112中形成有所述场氧化层110。
各所述多晶硅栅106还延伸到对应的所述场氧化层110的表面并组成各所述多晶硅栅106的多晶硅延伸段106a;在所述栅极沟槽终端侧面处,所述多晶硅延伸段106a具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层110和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段106a和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。和图2的现有结构中的所述多晶硅延伸段106a和所述栅极沟槽终端侧面之间仅隔离有较薄的栅介质层115相比,本发明实施例中所述多晶硅延伸段106a和所述栅极沟槽终端侧面之间隔离的介质层为形成于所述栅极沟槽112中的所述场氧化层110,故所述多晶硅延伸段106a和所述栅极沟槽终端侧面之间隔离的介质层厚度大大增加,从而能提高器件的可靠性。
本发明实施例中,在所述有源区边界处,所述场氧化层110具有倾斜侧面。所述场氧化层110的侧面的倾斜度通过所述场氧化层110的刻蚀工艺调整,所述场氧化层110的刻蚀工艺采用氩离子注入加湿法刻蚀。氩离子注入加湿法刻蚀能使所述场氧化层110的侧面的倾斜坡角达为10°~60°。
所述P型薄层104由填充于超结沟槽中的P型外延层组成,所述N型薄层102由各所述P型薄层104之间的N型外延层组成。所述N型外延层102形成于半导体衬底101101的表面。较佳为,所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底101表面。
各所述N型薄层102对应的各所述多晶硅延伸段106a在所述场氧化层110表面和多晶硅硅总线107连接,多晶硅总线107通过接触孔108连接到由正面金属层109组成的金属总线,由所述金属总线引出栅极衬垫。
本发明实施例对栅极沟槽终端侧面和有源区边界的关系做了特别的设置,本发明实施例将栅极沟槽终端侧面延伸到有源区边界的外侧;而且,将围绕隔离出有源区的场氧化层110延伸到栅极沟槽终端侧面的内侧,使得多晶硅栅106的延伸结构即多晶硅延伸段106a爬栅极沟槽终端侧面时通过较厚的场氧化层110和栅极沟槽终端侧面隔离,相对于现有技术中多晶硅延伸段106a和栅极沟槽终端侧面之间通过栅介质层115隔离的情形相比,本发明实施例大大增加了多晶硅延伸段106a和栅极沟槽终端侧面之间隔离的介质层厚度增加,能提高沟槽栅的栅极沟槽终端侧面的可靠性,从而提高整个器件栅极和器件的可靠性。
另外,本发明实施例的结构仅需要对沟槽栅的栅极沟槽112的刻蚀工艺做一下调整即可轻易实现,现有工艺中通过在对场氧化层110刻蚀完并形成了有源区边界后再进行栅极沟槽112的光刻和刻蚀,本发明实施例则将栅极沟槽112的光刻和刻蚀工艺放置在场氧化层110的刻蚀之前,通过光刻定义将栅极沟槽终端侧面的位置定义到有源区边界之外;通过刻蚀工艺形成栅极沟槽112之后再形成场氧化层110时,场氧化层110会形成在栅极沟槽112中,这样再对场氧化层110进行光刻和刻蚀时,由于有源区边界由场氧化层110的侧面组成且位于栅极沟槽终端侧面内侧,故在有源区边界形成之后,有源区边界和栅极沟槽终端侧面之间的场氧化层110会保留在栅极沟槽112中并最后形成能提高栅极可靠性的结构,所以本发明实施例还具有工艺简单的特点,仅需对工艺顺序进行简单的调整即可实现。
本发明实施例沟槽栅超结器件的制造方法包括如下步骤:
步骤一、形成由交替排列的P型薄层104和N型薄层102组成的超结。
包括如下分步骤:
步骤11、提供一半导体衬底101,在所述半导体衬底101表面形成有N型外延层。
步骤12、采用光刻刻蚀工艺在所述N型外延层中形成多个超结沟槽。
步骤13、采用外延生长中在所述超结沟槽中填充P型外延层。
由填充于沟槽中的P型外延层组成P型薄层104,由各所述P型薄层104之间的N型外延层组成N型薄层102;所述P型薄层104和所述N型薄层102交替排列组成所述超结。
本发明实施例中,所述半导体衬底101为硅衬底101;所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底101表面。
步骤二、采用光刻定义加刻蚀的工艺在有源区的所述N型薄层102顶部形成栅极沟槽112,所述有源区通过后续工艺定义,所述栅极沟槽112需要延伸到有源区边界外,所述栅极沟槽112延伸到所述有源区边界外的侧面为栅极沟槽终端侧面。
步骤三、形成场氧化层110;所述场氧化层110覆盖在形成由所述栅极沟槽112的整个所述超结表面上。
采用热氧化工艺和淀积工艺形成由热氧化层和淀积氧化层叠加而成的所述场氧化层110。
步骤四、结合光刻和所述场氧化层110的刻蚀工艺将所述有源区的形成区域内的所述场氧化层110去除,由所述场氧化层110围绕出所述有源区,所述场氧化层110和所述有源区之间的边界为所述有源区边界,在所述栅极沟槽终端侧面内侧的所述栅极沟槽112中形成有所述场氧化层110。
本发明实施例中,所述场氧化层110的刻蚀工艺采用氩离子注入加湿法刻蚀,使所述场氧化层110在所述有源区边界处具有倾斜侧面。
步骤五、采用淀积加光刻刻蚀工艺形成栅介质层115、多晶硅栅106和多晶硅延伸段106a,所述栅介质层115形成于所述栅极沟槽112的底部表面和侧面,所述多晶硅栅106填充在形成有所述栅介质层115的所述栅极沟槽112中。所述栅介质层115为栅氧化层,采用热氧化工艺形成。
所述多晶硅延伸段106a由对应的所述多晶硅栅106还延伸到对应的所述场氧化层110的表面的多晶硅组成;在所述栅极沟槽终端侧面处,所述多晶硅延伸段106a具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层110和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段106a和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。
在形成所述多晶硅栅106的同时还形成多晶硅总线107;各所述N型薄层102对应的各所述多晶硅延伸段106a在所述场氧化层110表面和多晶硅硅总线107连接。
步骤五之后还包括步骤:
形成层间膜、接触孔108和正面金属层109,对所述正面金属层109进行光刻刻蚀形成金属总线;所述接触孔108穿过所述层间膜,各所述多晶硅延伸段106a分别通过对应的接触孔108连接到同一个所述金属总线,由所述金属总线引出栅极衬垫。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (15)
1.一种沟槽栅超结器件,其特征在于,包括:
超结,由交替排列的P型薄层和N型薄层组成;
场氧化层,形成于有源区外的所述超结的顶部,由所述场氧化层围绕出所述有源区,所述场氧化层和所述有源区之间的边界为有源区边界;
沟槽栅,包括栅极沟槽、栅介质层和多晶硅栅,所述栅介质层形成于所述栅极沟槽的底部表面和侧面,所述多晶硅栅填充在形成有所述栅介质层的所述栅极沟槽中;
所述栅极沟槽形成于所述有源区中的所述N型薄层表面,所述栅极沟槽还延伸到所述有源区边界外,所述栅极沟槽延伸到所述有源区边界外的侧面为栅极沟槽终端侧面;
所述栅极沟槽在所述场氧化层之前形成,所述栅介质层和所述多晶硅栅在所述场氧化层刻蚀形成所述有源区边界之后形成,使所述栅极沟槽终端侧面具有位于所述有源区边界外侧的结构,在所述栅极沟槽终端侧面内侧的所述栅极沟槽中形成有所述场氧化层;
各所述多晶硅栅还延伸到对应的所述场氧化层的表面并组成各所述多晶硅栅的多晶硅延伸段;在所述栅极沟槽终端侧面处,所述多晶硅延伸段具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。
2.如权利要求1所述的沟槽栅超结器件,其特征在于:在所述有源区边界处,所述场氧化层具有倾斜侧面。
3.如权利要求2所述的沟槽栅超结器件,其特征在于:所述场氧化层的侧面的倾斜度通过所述场氧化层的刻蚀工艺调整,所述场氧化层的刻蚀工艺采用氩离子注入加湿法刻蚀。
4.如权利要求1所述的沟槽栅超结器件,其特征在于:所述P型薄层由填充于超结沟槽中的P型外延层组成,所述N型薄层由各所述P型薄层之间的N型外延层组成。
5.如权利要求4所述的沟槽栅超结器件,其特征在于:所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底表面。
6.如权利要求1所述的沟槽栅超结器件,其特征在于:各所述N型薄层对应的各所述多晶硅延伸段在所述场氧化层表面和多晶硅总线连接,多晶硅总线通过接触孔连接到由正面金属层组成的金属总线,由所述金属总线引出栅极衬垫。
7.如权利要求1所述的沟槽栅超结器件,其特征在于:所述场氧化层由热氧化层和淀积氧化层叠加而成。
8.如权利要求1所述的沟槽栅超结器件,其特征在于:所述栅介质层为栅氧化层。
9.一种沟槽栅超结器件的制造方法,其特征在于,包括如下步骤:
步骤一、形成由交替排列的P型薄层和N型薄层组成的超结;
步骤二、采用光刻定义加刻蚀的工艺在有源区的所述N型薄层顶部形成栅极沟槽,所述有源区通过后续工艺定义,所述栅极沟槽需要延伸到有源区边界外,所述栅极沟槽延伸到所述有源区边界外的侧面为栅极沟槽终端侧面;
步骤三、形成场氧化层;所述场氧化层覆盖在形成有所述栅极沟槽的整个所述超结表面上;
步骤四、结合光刻和所述场氧化层的刻蚀工艺将所述有源区的形成区域内的所述场氧化层去除,由所述场氧化层围绕出所述有源区,所述场氧化层和所述有源区之间的边界为所述有源区边界,在所述栅极沟槽终端侧面内侧的所述栅极沟槽中形成有所述场氧化层;
步骤五、采用淀积加光刻刻蚀工艺形成栅介质层、多晶硅栅和多晶硅延伸段,所述栅介质层形成于所述栅极沟槽的底部表面和侧面,所述多晶硅栅填充在形成有所述栅介质层的所述栅极沟槽中;
所述多晶硅延伸段由对应的所述多晶硅栅延伸到对应的所述场氧化层的表面的多晶硅组成;在所述栅极沟槽终端侧面处,所述多晶硅延伸段具有爬坡结构并通过位于所述栅极沟槽终端侧面内侧的所述场氧化层和所述栅极沟槽终端侧面隔离,使所述多晶硅延伸段和所述栅极沟槽终端侧面之间隔离的介质层厚度增加,提高器件的可靠性。
10.如权利要求9所述的沟槽栅超结器件的制造方法,其特征在于:步骤四中所述场氧化层的刻蚀工艺采用氩离子注入加湿法刻蚀,使所述场氧化层在所述有源区边界处具有倾斜侧面。
11.如权利要求9所述的沟槽栅超结器件的制造方法,其特征在于:步骤一包括如下分步骤:
步骤11、提供一半导体衬底,在所述半导体衬底表面形成有N型外延层;
步骤12、采用光刻刻蚀工艺在所述N型外延层中形成多个超结沟槽;
步骤13、采用外延生长中在所述超结沟槽中填充P型外延层;
由填充于沟槽中的P型外延层组成P型薄层,由各所述P型薄层之间的N型外延层组成N型薄层;所述P型薄层和所述N型薄层交替排列组成所述超结。
12.如权利要求11所述的沟槽栅超结器件的制造方法,其特征在于:所述半导体衬底为硅衬底;所述P型外延层为P型硅外延层,所述N型外延层为N型硅外延层,所述N型外延层形成于硅衬底表面。
13.如权利要求9所述的沟槽栅超结器件的制造方法,其特征在于:
步骤五中,在形成所述多晶硅栅的同时还形成多晶硅总线;各所述N型薄层对应的各所述多晶硅延伸段在所述场氧化层表面和多晶硅总线连接;
步骤五之后还包括步骤:
形成层间膜、接触孔和正面金属层,对所述正面金属层进行光刻刻蚀形成金属总线;所述接触孔穿过所述层间膜,所述多晶硅总线通过对应的接触孔连接到由正面金属层组成的金属总线,由所述金属总线引出栅极衬垫。
14.如权利要求9所述的沟槽栅超结器件的制造方法,其特征在于:步骤三中采用热氧化工艺和淀积工艺形成由热氧化层和淀积氧化层叠加而成的所述场氧化层。
15.如权利要求9所述的沟槽栅超结器件的制造方法,其特征在于:所述栅介质层为栅氧化层,采用热氧化工艺形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810695756.0A CN108878514B (zh) | 2018-06-29 | 2018-06-29 | 沟槽栅超结器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810695756.0A CN108878514B (zh) | 2018-06-29 | 2018-06-29 | 沟槽栅超结器件及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108878514A CN108878514A (zh) | 2018-11-23 |
CN108878514B true CN108878514B (zh) | 2021-04-06 |
Family
ID=64297106
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810695756.0A Active CN108878514B (zh) | 2018-06-29 | 2018-06-29 | 沟槽栅超结器件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108878514B (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3417336B2 (ja) * | 1999-03-25 | 2003-06-16 | 関西日本電気株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
US6835993B2 (en) * | 2002-08-27 | 2004-12-28 | International Rectifier Corporation | Bidirectional shallow trench superjunction device with resurf region |
US8227858B2 (en) * | 2010-01-11 | 2012-07-24 | Excelliance Mos Corporation | Power MOSFET |
US20130087852A1 (en) * | 2011-10-06 | 2013-04-11 | Suku Kim | Edge termination structure for power semiconductor devices |
DE102013111966B4 (de) * | 2013-10-30 | 2017-11-02 | Infineon Technologies Ag | Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung |
-
2018
- 2018-06-29 CN CN201810695756.0A patent/CN108878514B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN108878514A (zh) | 2018-11-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10529567B2 (en) | Trench gate power MOSFET and manufacturing method thereof | |
JP4860821B2 (ja) | 半導体デバイス製造方法 | |
US6573559B2 (en) | Transistor and method of manufacturing the same | |
TWI684276B (zh) | 溝渠式功率電晶體及其製作方法 | |
WO2018121600A1 (zh) | 超级结功率晶体管及其制备方法 | |
US20170317207A1 (en) | Trench mosfet structure and layout with separated shielded gate | |
US11018127B2 (en) | Shielded gate trench MOSFET with ESD diode manufactured using two poly-silicon layers process | |
US20050218472A1 (en) | Semiconductor device manufacturing method thereof | |
CN113745116B (zh) | 超级结器件及其制造方法 | |
CN111370487B (zh) | 沟槽栅mosfet器件及其制造方法 | |
JP2005508083A (ja) | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス | |
CN108695392B (zh) | 半导体装置以及其制造方法 | |
US10158011B2 (en) | Semiconductor device | |
US8017494B2 (en) | Termination trench structure for mosgated device and process for its manufacture | |
WO2006035877A1 (ja) | 半導体装置 | |
CN111200008A (zh) | 超结器件及其制造方法 | |
KR20150030799A (ko) | 반도체 소자 및 그 제조 방법 | |
JP2003188379A (ja) | 半導体装置およびその製造方法 | |
TW201501298A (zh) | 溝槽型-垂直式雙擴散金氧極體結構及其製造方法 | |
CN106684128B (zh) | 平面栅沟槽型超级结器件及其制造方法 | |
JP2003273127A (ja) | 炭化珪素半導体装置およびその製造方法 | |
CN108878514B (zh) | 沟槽栅超结器件及其制造方法 | |
CN114023649B (zh) | 超级结器件的制造方法 | |
JP2016086002A (ja) | 半導体装置及びその製造方法 | |
US20230268432A1 (en) | Manufacturing method of a semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |