CN106684128B - 平面栅沟槽型超级结器件及其制造方法 - Google Patents

平面栅沟槽型超级结器件及其制造方法 Download PDF

Info

Publication number
CN106684128B
CN106684128B CN201710004043.0A CN201710004043A CN106684128B CN 106684128 B CN106684128 B CN 106684128B CN 201710004043 A CN201710004043 A CN 201710004043A CN 106684128 B CN106684128 B CN 106684128B
Authority
CN
China
Prior art keywords
polysilicon
groove
type
gate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710004043.0A
Other languages
English (en)
Other versions
CN106684128A (zh
Inventor
李�昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710004043.0A priority Critical patent/CN106684128B/zh
Publication of CN106684128A publication Critical patent/CN106684128A/zh
Application granted granted Critical
Publication of CN106684128B publication Critical patent/CN106684128B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种平面栅沟槽型超级结器件，包括：沟槽型超级结；形成于有源区外的沟槽型超级结的顶部场氧化层；形成于有源区中的沟槽型超级结的各N型薄层表面的多晶硅栅；各多晶硅栅还延伸到对应的场氧化层的表面并组成多晶硅延伸段；各多晶硅延伸段分别通过接触孔连接到同一个金属总线，由金属总线引出栅极衬垫；各多晶硅延伸段的宽度小于等于对应的N型薄层的宽度，使各多晶硅延伸段和各P型薄层的孔洞缺陷在位置上错开。本发明还公开了一种平面栅沟槽型超级结器件的制造方法。本发明防止各多晶硅延伸段跨越P型薄层时各孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各孔洞缺陷本身带来的可靠性降低问题。

Description

平面栅沟槽型超级结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种平面栅沟槽型超级结器件。本发明还涉及一种平面栅沟槽型超级结器件的制造方法
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，利用P型薄层和N型薄层完成匹配形成的耗尽层来提升反向耐压同时保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法即为沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。
这种工艺的最大难点在于在沟槽中填充硅外延，硅外延填充沟槽后往往会不可避免的形成一些孔洞缺陷。
如图1所示，是现有沟槽型超级结的结构示意图；在N型半导体衬底如硅衬底101的表面形成有N型外延层102，首先需要在N型外延层102中形成有多个沟槽103。
之后，进行填充工艺，如图2所示，是现有沟槽型超级结器件的制造方法中沟槽填充形成后的结构示意图；在各沟槽103中填充P型外延层104，由填充于各沟槽103中的P型外延层104组成P型薄层104也即P型柱104，由各P型薄层104之间的N型外延层102组成N型薄层，N型薄层也用标记102表示。图2所示结构中表示了超级结由多个交替排列的N型薄层和P型薄层104组成。但是现有沟槽填充工艺并不是很完美，往往在沟槽填充过程中会形成孔洞缺陷，在图2中特定用画出了如标记105所示的孔洞缺陷。
如图3所示，是现有沟槽型超级结器件的制造方法形成的超级结的照片；图3中可以看出交替排列的N型薄层102和P型薄层104，在多个P型薄层104中出现了孔洞缺陷105。
沟槽型超级结中的孔洞缺陷105的存在对器件的可靠性是一大隐患，甚至会造成漏电等情形从而使器件失效。
发明内容
本发明所要解决的技术问题是提供一种平面栅沟槽型超级结器件，能消除沟槽填充中的孔洞缺陷引起的失效以及提高器件的可靠性。为此，本发明还提供一种平面栅沟槽型超级结器件的制造方法。
为解决上述技术问题，本发明提供的平面栅沟槽型超级结器件包括：
沟槽型超级结，由交替排列的P型薄层和N型薄层组成，所述P型薄层由填充于沟槽中的P型外延层组成，所述N型薄层由各所述P型薄层之间的N型外延层组成。
场氧化层，形成于有源区外的所述沟槽型超级结的顶部，由所述场氧化层围绕出所述有源区。
P型体区，形成于所述有源区中的所述沟槽型超级结的各所述P型薄层的顶部并延伸到相邻的所述N型薄层中。
多晶硅栅，形成于所述有源区中的所述沟槽型超级结的各所述N型薄层的表面，各所述多晶硅栅和底部的所述沟槽型超级结之间形成有栅介质层。
所述多晶硅栅的两侧覆盖对应的所述P型体区，源区形成于各所述P型体区表面且和对应的所述多晶硅栅的侧面自对准，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。
各所述多晶硅栅还延伸到对应的所述场氧化层的表面并组成各所述多晶硅栅的多晶硅延伸段，各所述多晶硅延伸段通过所述场氧化层和底部的所述N型薄层隔离。
各所述多晶硅延伸段分别通过接触孔连接到同一个金属总线，由所述金属总线引出栅极衬垫。
各所述P型薄层中随机存在P型外延层填充所述沟槽时形成的孔洞缺陷，各所述多晶硅延伸段的宽度小于等于对应的所述N型薄层的宽度，使各所述多晶硅延伸段和各所述P型薄层的孔洞缺陷在位置上错开，防止各所述多晶硅延伸段跨越所述P型薄层时各所述孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷本身带来的可靠性降低问题。
进一步的改进是，所述P型外延层为P型硅外延层，所述N型外延层为N型硅外延层，所述N型外延层形成于硅衬底表面。
进一步的改进是，所述场氧化层在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段先爬过所述场氧化层的倾斜面在进入到所述场氧化层的顶部表面。
进一步的改进是，各所述多晶硅栅和各所述P型薄层的孔洞缺陷在位置上错开。
进一步的改进是，各所述多晶硅栅和各所述多晶硅延伸段采用相同的多晶硅淀积和光刻刻蚀工艺同时形成。
进一步的改进是，在所述金属总线和所述多晶硅延伸段之间形成间隔有层间膜，所述多晶硅延伸段顶部的接触孔穿过所述层间膜和所属金属总线连接。
进一步的改进是，所述层间膜还覆盖在各所述多晶硅栅、各所述源区和所述场氧化层表面。
进一步的改进是，所述栅介质层为栅氧化层。
为解决上述技术问题，本发明提供的平面栅沟槽型超级结器件的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有N型外延层。
步骤二、采用光刻刻蚀工艺在所述N型外延层中形成多个沟槽。
步骤三、采用外延生长中在所述沟槽中填充P型外延层。
由填充于沟槽中的P型外延层组成P型薄层，由各所述P型薄层之间的N型外延层组成N型薄层；所述P型薄层和所述N型薄层交替排列组成沟槽型超级结。
各所述P型薄层中随机存在P型外延层填充所述沟槽时形成的孔洞缺陷。
步骤四、光刻定义出有源区，在所述有源区外的所述沟槽型超级结的顶部形成场氧化层，由所述场氧化层围绕出所述有源区。
步骤五、形成P型体区，所述P型体区位于所述有源区中的所述沟槽型超级结的各所述P型薄层的顶部并延伸到相邻的所述N型薄层中。
步骤六、形成栅介质层，在所述栅介质层的表面形成多晶硅层。
步骤七、采用光刻刻蚀工艺对所述多晶硅层进行图形化同时形成多晶硅栅和多晶硅延伸段；各所述多晶硅栅形成于所述有源区中的所述沟槽型超级结的各所述N型薄层的表面；所述多晶硅栅的两侧覆盖对应的所述P型体区；被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道。
各所述多晶硅延伸段由各所述多晶硅栅还延伸到对应的所述场氧化层的表面组成，各所述多晶硅延伸段通过所述场氧化层和底部的所述N型薄层隔离。
各所述多晶硅延伸段的宽度小于等于对应的所述N型薄层的宽度，使各所述多晶硅延伸段和各所述P型薄层的孔洞缺陷在位置上错开，防止各所述多晶硅延伸段跨越所述P型薄层时各所述孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷本身带来的可靠性降低问题。
步骤八、形成源区，所述源区位于各所述P型体区表面且和对应的所述多晶硅栅的侧面自对准。
步骤九、形成接触孔和金属总线，各所述多晶硅延伸段分别通过接触孔连接到同一个所述金属总线，由所述金属总线引出栅极衬垫。
进一步的改进是，所述半导体衬底为硅衬底，所述P型外延层为P型硅外延层，所述N型外延层为N型硅外延层。
进一步的改进是，所述场氧化层在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段先爬过所述场氧化层的倾斜面在进入到所述场氧化层的顶部表面。
进一步的改进是，各所述多晶硅栅和各所述P型薄层的孔洞缺陷在位置上错开。
进一步的改进是，在形成所述接触孔之前还包括形成层间膜的步骤，在所述金属总线和所述多晶硅延伸段之间形成间隔有层间膜，所述多晶硅延伸段顶部的接触孔穿过所述层间膜和所属金属总线连接。
进一步的改进是，所述层间膜还覆盖在各所述多晶硅栅、各所述源区和所述场氧化层表面。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，步骤六中采用热氧化工艺形成所述栅介质层。
本发明通过多晶硅栅到栅极衬垫之间的引出结构进行改进，通过多晶硅延伸段的设计，能够避免现有技术中采用多晶硅栅和多晶硅总线连接时会出现多晶硅跨越P型薄层的情形，所以本发明的多晶硅不再跨越P型薄层，所以本发明的多晶硅会和各P型薄层的孔洞缺陷在位置上错开，从而能防止和多晶硅栅连接的多晶硅跨越P型薄层时各孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各孔洞缺陷本身带来的可靠性降低问题，也即本发明能够防止栅源短路问题引出的器件失效从而提高产品良率，还能提高器件的可靠性。对于提高器件的可靠性说明如下：在现有结构中，多晶硅跨越P型薄层时，即使未出现栅源短路而是器件失效的问题，各孔洞缺陷和多晶硅在位置上的交叠会在后续使用过程中带来隐患，难保不会在某一特定时刻出现问题，故现有结构的可靠性较低；而本发明的各孔洞缺陷和多晶硅在位置上的相互错开，从而能够避免现有器件中的各孔洞缺陷降低器件的可靠性的问题，故能提高器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结器件的制造方法中沟槽形成后的结构示意图；
图2是现有沟槽型超级结器件的制造方法中沟槽填充形成后的结构示意图；
图3是现有沟槽型超级结器件的制造方法形成的超级结的照片；
图4是现有平面栅沟槽型超级结器件的版图；
图5是沿图4中的BB线的剖面图；
图6是沿图4中的CC线的剖面图；
图7是本发明实施例平面栅沟槽型超级结器件的版图；
图8是沿图7中的EE线的剖面图；
图9是沿图7中的FF线的剖面图。
具体实施方式
在说明本发明实施例之前，先介绍一下现有平面栅沟槽型超级结器件中孔洞缺陷造成的器件失效和可靠性降低的问题：
如图4所述，是现有平面栅沟槽型超级结器件的版图；图5是沿图4中的BB线的剖面图；图6是沿图4中的CC线的剖面图；图4中，直线AA表示场氧化层110的边界线，图4中的直线AA的左侧表示有源区，右侧为形成有场氧化层110的有源区外部区域。P型薄层104和N型薄层102形成于整个有源区和有源区外的半导体衬底101上。P型薄层104和N型薄层102的交叠结构用大括号标出。多晶硅栅106形成于有源区中的N型薄层102的表面，多晶硅栅106经过爬坡延伸到场氧化层110的顶部表面，多晶硅栅106的爬坡结构如标记106a所示，爬坡结构106a形成于场氧化层110的倾斜侧面上。多晶硅栅106经过爬坡结构106a后和多晶硅总线107相连。多晶硅总线107是采用多晶硅形成的总线，多晶硅总线107一般和多晶硅栅106同时淀积和光刻刻蚀形成。图4中也采用大括号标出了多晶硅总线107的横向范围，图4中的横向即为沿直线BB平行方向。多晶硅总线107通过接触孔108连接金属总线109。图4中也采用大括号标出了接触孔108和金属总线109的横向范围。图4的版图未俯视面结构，多晶硅总线107、接触孔108和金属总线109是交叠在一起的。为了更清楚的显示多晶硅总线107、接触孔108和金属总线109以及P型薄层104和N型薄层102的关系，请参考图5和图6所示的剖面结构。
图5中显示了沿图4中的BB线的剖面，可以看出多晶硅总线107、接触孔108和金属总线109在垂直半导体衬底101表面的纵向上是依次叠加的，层间膜111覆盖在多晶硅总线107和多晶硅栅106和爬坡结构106a的表面，接触孔108穿过层间膜111实现多晶硅总线107和金属总线109之间的连接。
图6中显示了沿图4中的CC线的剖面，可以看出，多晶硅总线107跨越了多个P型薄层104和N型薄层102的交叠结构。而由于现有沟槽填充工艺中，不可避免的会出现孔洞缺陷105，由于多晶硅总线107会和P型薄层104在位置上交叠，故多晶硅总线107形成过程中的多晶硅会有一定几率残留到孔洞缺陷105中，残留到孔洞缺陷105中的多晶硅会产生栅源漏电，对于栅源漏电说明如下：器件的源区会形成于P型薄层104顶部的P型体区中，而多晶硅总线107会和多晶硅栅相连并最后连接到栅极，所以孔洞缺陷105出现多晶硅残留后会使栅源短路而形成栅源漏电，从而导致器件失效。另外，一些地方虽可能未失效，但也对可靠性有很大影响。虽然改善沟槽填充工艺，尽量减少孔洞缺陷105出现的几率是至关重要的。但是在孔洞缺陷105不可避免的会出现的情形下，如何避免孔洞缺陷105对器件的失效以及可靠性产生影响也非常重要。
如图7所示，是本发明实施例平面栅沟槽型超级结器件的版图；图8是沿图7中的EE线的剖面图；图9是沿图7中的FF线的剖面图。本发明实施例平面栅沟槽型超级结器件包括：
沟槽3型超级结，由交替排列的P型薄层4和N型薄层2组成，所述P型薄层4由填充于沟槽3中的P型外延层组成，所述N型薄层2由各所述P型薄层4之间的N型外延层2组成。本发明实施例器件中，所述P型外延层为P型硅外延层，所述N型外延层2为N型硅外延层，所述N型外延层2形成于硅衬底1表面。
场氧化层10，形成于有源区外的所述沟槽3型超级结的顶部，由所述场氧化层10围绕出所述有源区。图7中，直线DD表示场氧化层10的边界线，图4中的直线AA的左侧表示有源区，右侧为形成有场氧化层10的有源区外部区域。
P型体区(未示出)，形成于所述有源区中的所述沟槽3型超级结的各所述P型薄层4的顶部并延伸到相邻的所述N型薄层2中。
多晶硅栅6，形成于所述有源区中的所述沟槽3型超级结的各所述N型薄层2的表面，各所述多晶硅栅6和底部的所述沟槽3型超级结之间形成有栅介质层(未示出)。较佳为，所述栅介质层为栅氧化层。
所述多晶硅栅6的两侧覆盖对应的所述P型体区，源区(未示出)形成于各所述P型体区表面且和对应的所述多晶硅栅6的侧面自对准，被所述多晶硅栅6覆盖的所述P型体区表面用于形成沟道。
各所述多晶硅栅6还延伸到对应的所述场氧化层10的表面并组成各所述多晶硅栅6的多晶硅延伸段7，各所述多晶硅延伸段7通过所述场氧化层10和底部的所述N型薄层2隔离。所述场氧化层10在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段7先爬过所述场氧化层10的倾斜面在进入到所述场氧化层10的顶部表面。各所述多晶硅栅6和各所述多晶硅延伸段7采用相同的多晶硅淀积和光刻刻蚀工艺同时形成。
各所述多晶硅延伸段7分别通过接触孔8连接到同一个金属总线9，由所述金属总线9引出栅极衬垫(Pad)。在所述金属总线9和所述多晶硅延伸段7之间形成间隔有层间膜11，所述多晶硅延伸段7顶部的接触孔8穿过所述层间膜11和所属金属总线9连接。所述层间膜11还覆盖在各所述多晶硅栅6、各所述源区和所述场氧化层10表面。
图7为版图结构，版图为各层图形的俯视面图的叠加组合结构，图7中分别用大括号表示了P型薄层104和N型薄层102的交替排列结构，也分别用大括号标示了多晶硅延伸段7、接触孔8和金属总线9的横向范围，图7中的横向即为沿直线EE平行方向。
图8中显示了沿图7中的EE线的剖面，可以看出多晶硅延伸段7、接触孔8和金属总线9在垂直半导体衬底1表面的纵向上是依次叠加的，层间膜11覆盖在多晶硅延伸段7和多晶硅栅6的表面，接触孔8穿过层间膜11实现多晶硅延伸段7和金属总线9之间的连接。
各所述P型薄层4中随机存在P型外延层填充所述沟槽3时形成的孔洞缺陷5，各所述多晶硅延伸段7的宽度小于等于对应的所述N型薄层2的宽度，使各所述多晶硅延伸段7和各所述P型薄层4的孔洞缺陷5在位置上错开；一般，由于所述多晶硅延伸段7的顶部需要形成接触孔8，故所述多晶硅延伸段7的宽度会比各所述多晶硅栅6的宽度更大，故本发明实施例中各所述多晶硅栅6和各所述P型薄层4的孔洞缺陷5在位置上也错开。图7中显示了沿图7中的FF线的剖面，可以看出，多晶硅延伸段7和各P型薄层4不相交叠，故各多晶硅延伸段7会和P型薄层4中的孔洞缺陷5在位置上错开。所述多晶硅延伸段7和各所述多晶硅栅6都和各所述P型薄层4的孔洞缺陷5在位置上错开的结构能防止各所述多晶硅延伸段7跨越所述P型薄层4时各所述孔洞缺陷5中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷5本身带来的可靠性降低问题。
本发明实施例平面栅沟槽型超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底1，在所述半导体衬底1表面形成有N型外延层2。较佳为，所述半导体衬底1为硅衬底，所述P型外延层为P型硅外延层，所述N型外延层2为N型硅外延层。
步骤二、采用光刻刻蚀工艺在所述N型外延层2中形成多个沟槽3。
步骤三、采用外延生长中在所述沟槽3中填充P型外延层。
由填充于沟槽3中的P型外延层组成P型薄层4，由各所述P型薄层4之间的N型外延层2组成N型薄层2；所述P型薄层4和所述N型薄层2交替排列组成沟槽3型超级结。
各所述P型薄层4中随机存在P型外延层填充所述沟槽3时形成的孔洞缺陷5。
步骤四、光刻定义出有源区，在所述有源区外的所述沟槽3型超级结的顶部形成场氧化层10，由所述场氧化层10围绕出所述有源区。
步骤五、形成P型体区，所述P型体区位于所述有源区中的所述沟槽3型超级结的各所述P型薄层4的顶部并延伸到相邻的所述N型薄层2中。
步骤六、形成栅介质层，在所述栅介质层的表面形成多晶硅层。较佳为，所述栅介质层为栅氧化层并采用热氧化工艺形成。
步骤七、采用光刻刻蚀工艺对所述多晶硅层进行图形化同时形成多晶硅栅6和多晶硅延伸段7；各所述多晶硅栅6形成于所述有源区中的所述沟槽3型超级结的各所述N型薄层2的表面；所述多晶硅栅6的两侧覆盖对应的所述P型体区；被所述多晶硅栅6覆盖的所述P型体区表面用于形成沟道。
各所述多晶硅延伸段7由各所述多晶硅栅6还延伸到对应的所述场氧化层10的表面组成，各所述多晶硅延伸段7通过所述场氧化层10和底部的所述N型薄层2隔离。较佳为，所述场氧化层10在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段7先爬过所述场氧化层10的倾斜面在进入到所述场氧化层10的顶部表面。
各所述多晶硅延伸段7的宽度小于等于对应的所述N型薄层2的宽度，使各所述多晶硅延伸段7和各所述P型薄层4的孔洞缺陷5在位置上错开，一般，由于所述多晶硅延伸段7的顶部需要形成接触孔8，故所述多晶硅延伸段7的宽度会比各所述多晶硅栅6的宽度更大，故本发明实施例中各所述多晶硅栅6和各所述P型薄层4的孔洞缺陷5在位置上也错开。多晶硅和孔洞缺陷5错开的结构能防止各所述多晶硅延伸段7跨越所述P型薄层4时各所述孔洞缺陷5中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷5本身带来的可靠性降低问题。
步骤八、形成源区，所述源区位于各所述P型体区表面且和对应的所述多晶硅栅6的侧面自对准。
步骤九、形成层间膜11、接触孔8和金属总线9，各所述多晶硅延伸段7分别通过接触孔8连接到同一个所述金属总线9，由所述金属总线9引出栅极衬垫。在所述金属总线9和所述多晶硅延伸段7之间形成间隔有层间膜11，所述多晶硅延伸段7顶部的接触孔8穿过所述层间膜11和所属金属总线9连接。所述层间膜11还覆盖在各所述多晶硅栅6、各所述源区和所述场氧化层10表面。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种平面栅沟槽型超级结器件，其特征在于，包括：
沟槽型超级结，由交替排列的P型薄层和N型薄层组成，所述P型薄层由填充于沟槽中的P型外延层组成，所述N型薄层由各所述P型薄层之间的N型外延层组成；
场氧化层，形成于有源区外的所述沟槽型超级结的顶部，由所述场氧化层围绕出所述有源区；
P型体区，形成于所述有源区中的所述沟槽型超级结的各所述P型薄层的顶部并延伸到相邻的所述N型薄层中；
多晶硅栅，形成于所述有源区中的所述沟槽型超级结的各所述N型薄层的表面，各所述多晶硅栅和底部的所述沟槽型超级结之间形成有栅介质层；
所述多晶硅栅的两侧覆盖对应的所述P型体区，源区形成于各所述P型体区表面且和对应的所述多晶硅栅的侧面自对准，被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；
各所述多晶硅栅还延伸到对应的所述场氧化层的表面并组成各所述多晶硅栅的多晶硅延伸段，各所述多晶硅延伸段通过所述场氧化层和底部的所述N型薄层隔离；
各所述多晶硅延伸段分别通过接触孔连接到同一个金属总线，由所述金属总线引出栅极衬垫；
各所述P型薄层中随机存在P型外延层填充所述沟槽时形成的孔洞缺陷，各所述多晶硅延伸段的宽度小于等于对应的所述N型薄层的宽度，使各所述多晶硅延伸段和各所述P型薄层的孔洞缺陷在位置上错开，防止各所述多晶硅延伸段跨越所述P型薄层时各所述孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷本身带来的可靠性降低问题。
2.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：所述P型外延层为P型硅外延层，所述N型外延层为N型硅外延层，所述N型外延层形成于硅衬底表面。
3.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：所述场氧化层在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段先爬过所述场氧化层的倾斜面再进入到所述场氧化层的顶部表面。
4.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：各所述多晶硅栅和各所述P型薄层的孔洞缺陷在位置上错开。
5.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：各所述多晶硅栅和各所述多晶硅延伸段采用相同的多晶硅淀积和光刻刻蚀工艺同时形成。
6.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：在所述金属总线和所述多晶硅延伸段之间形成间隔有层间膜，所述多晶硅延伸段顶部的接触孔穿过层间膜和所属金属总线连接。
7.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：层间膜还覆盖在各所述多晶硅栅、各所述源区和所述场氧化层表面。
8.如权利要求1所述的平面栅沟槽型超级结器件，其特征在于：所述栅介质层为栅氧化层。
9.一种平面栅沟槽型超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有N型外延层；
步骤二、采用光刻刻蚀工艺在所述N型外延层中形成多个沟槽；
步骤三、采用外延生长中在所述沟槽中填充P型外延层；
由填充于沟槽中的P型外延层组成P型薄层，由各所述P型薄层之间的N型外延层组成N型薄层；所述P型薄层和所述N型薄层交替排列组成沟槽型超级结；
各所述P型薄层中随机存在P型外延层填充所述沟槽时形成的孔洞缺陷；
步骤四、光刻定义出有源区，在所述有源区外的所述沟槽型超级结的顶部形成场氧化层，由所述场氧化层围绕出所述有源区；
步骤五、形成P型体区，所述P型体区位于所述有源区中的所述沟槽型超级结的各所述P型薄层的顶部并延伸到相邻的所述N型薄层中；
步骤六、形成栅介质层，在所述栅介质层的表面形成多晶硅层；
步骤七、采用光刻刻蚀工艺对所述多晶硅层进行图形化同时形成多晶硅栅和多晶硅延伸段；各所述多晶硅栅形成于所述有源区中的所述沟槽型超级结的各所述N型薄层的表面；所述多晶硅栅的两侧覆盖对应的所述P型体区；被所述多晶硅栅覆盖的所述P型体区表面用于形成沟道；
各所述多晶硅延伸段由各所述多晶硅栅还延伸到对应的所述场氧化层的表面组成，各所述多晶硅延伸段通过所述场氧化层和底部的所述N型薄层隔离；
各所述多晶硅延伸段的宽度小于等于对应的所述N型薄层的宽度，使各所述多晶硅延伸段和各所述P型薄层的孔洞缺陷在位置上错开，防止各所述多晶硅延伸段跨越所述P型薄层时各所述孔洞缺陷中出现多晶硅残留而引起的栅源短路问题以及各所述孔洞缺陷本身带来的可靠性降低问题；
步骤八、形成源区，所述源区位于各所述P型体区表面且和对应的所述多晶硅栅的侧面自对准；
步骤九、形成接触孔和金属总线，各所述多晶硅延伸段分别通过接触孔连接到同一个所述金属总线，由所述金属总线引出栅极衬垫。
10.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述P型外延层为P型硅外延层，所述N型外延层为N型硅外延层。
11.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：所述场氧化层在所述有源区的边界处具有倾斜面，各所述多晶硅延伸段先爬过所述场氧化层的倾斜面再进入到所述场氧化层的顶部表面。
12.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：各所述多晶硅栅和各所述P型薄层的孔洞缺陷在位置上错开。
13.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：在形成所述接触孔之前还包括形成层间膜的步骤，在所述金属总线和所述多晶硅延伸段之间形成间隔有层间膜，所述多晶硅延伸段顶部的接触孔穿过层间膜和所属金属总线连接。
14.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：层间膜还覆盖在各所述多晶硅栅、各所述源区和所述场氧化层表面。
15.如权利要求9所述的平面栅沟槽型超级结器件的制造方法，其特征在于：所述栅介质层为栅氧化层。
16.如权利要求15所述的平面栅沟槽型超级结器件的制造方法，其特征在于：步骤六中采用热氧化工艺形成所述栅介质层。
CN201710004043.0A 2017-01-04 2017-01-04 平面栅沟槽型超级结器件及其制造方法 Active CN106684128B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710004043.0A CN106684128B (zh) 2017-01-04 2017-01-04 平面栅沟槽型超级结器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710004043.0A CN106684128B (zh) 2017-01-04 2017-01-04 平面栅沟槽型超级结器件及其制造方法

Publications (2)

Publication Number Publication Date
CN106684128A CN106684128A (zh) 2017-05-17
CN106684128B true CN106684128B (zh) 2019-06-11

Family

ID=58849827

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710004043.0A Active CN106684128B (zh) 2017-01-04 2017-01-04 平面栅沟槽型超级结器件及其制造方法

Country Status (1)

Country Link
CN (1) CN106684128B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111916496B (zh) * 2020-06-18 2022-02-11 南瑞联研半导体有限责任公司 一种igbt栅极总线结构
CN111883585B (zh) * 2020-08-21 2024-02-06 上海华虹宏力半导体制造有限公司 超结器件
CN114823531A (zh) * 2022-06-24 2022-07-29 北京芯可鉴科技有限公司 超级结器件的制造方法、超级结器件、芯片和电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
CN104838500A (zh) * 2012-12-04 2015-08-12 株式会社电装 半导体装置及其制造方法
CN105655385A (zh) * 2016-01-15 2016-06-08 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4194890B2 (ja) * 2003-06-24 2008-12-10 株式会社豊田中央研究所 半導体装置とその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104838500A (zh) * 2012-12-04 2015-08-12 株式会社电装 半导体装置及其制造方法
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
CN105655385A (zh) * 2016-01-15 2016-06-08 上海华虹宏力半导体制造有限公司 沟槽型超级结器件的制造方法

Also Published As

Publication number Publication date
CN106684128A (zh) 2017-05-17

Similar Documents

Publication Publication Date Title
JP6693131B2 (ja) 半導体装置
CN102412260B (zh) 超级结半导体器件的终端保护结构及制作方法
US8828809B2 (en) Multi-drain semiconductor power device and edge-termination structure thereof
US9129989B1 (en) Semiconductor device and method for manufacturing the same
TWI673775B (zh) 半導體裝置及半導體裝置的製造方法
CN104009071B (zh) 半导体装置
CN106684128B (zh) 平面栅沟槽型超级结器件及其制造方法
US20100093136A1 (en) Process for manufacturing a charge-balance power diode and an edge-termination structure for a charge-balance semiconductor power device
CN111200008A (zh) 超结器件及其制造方法
US10930797B2 (en) Schottky barrier diode and method of manufacturing the same
JP6206599B2 (ja) 半導体装置および半導体装置の製造方法
KR20150030799A (ko) 반도체 소자 및 그 제조 방법
CN107170688B (zh) 一种沟槽型功率器件及其制作方法
CN113764527B (zh) 一种mosfet器件沟槽终端及制备方法
CN112864219A (zh) 超结器件及其制造方法
CN104992963B (zh) 超结结构的半导体器件及其制造方法、光刻版
CN105977308B (zh) 超级势垒整流器器件及其制备方法
US20130093013A1 (en) High voltage transistor and manufacturing method therefor
CN103094319A (zh) 双通道高压结型场效应管降低夹断电压的结构及制造方法
CN111326585A (zh) 半导体超结功率器件
CN108258031A (zh) 超级结及其制造方法
JP2019071335A (ja) トレンチゲート型半導体装置
US6635926B2 (en) Field effect transistor with high withstand voltage and low resistance
CN103094124A (zh) 高压结型场效应管的结构及制造方法
TW201724498A (zh) 超接面半導體元件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant