CN105655385A - 沟槽型超级结器件的制造方法 - Google Patents

沟槽型超级结器件的制造方法 Download PDF

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Abstract

本发明公开了一种沟槽型超级结器件的制造方法，包括步骤：提供表面形成有第一导电类型外延层的半导体衬底；在第一导电类型外延层中形成多个第一沟槽；采用外延生长中在第一沟槽中填充第二导电类型外延层；进行化学机械研磨工艺形成超级结；在超级结表面形成P型体区，P型体区深度将外延填充带来的各种晶格缺陷都包围且将各缺陷位于P型体区和N型薄层反向偏置时的耗尽区外；形成深度大于P型体区的第二沟槽；在第二沟槽的底部表面和侧面形成栅介质层并填充多晶硅栅。本发明能克服外延填充工艺对超级结器件带来的不利影响，能降低超级结器件的反向漏电流、提高超级结器件的生产良率；能降低寄生电容，改善电路和系统的电磁干扰性能。

Description

沟槽型超级结器件的制造方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结器件的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法中包括沟槽型超级结器件的制造方法，这种方法是通过沟槽工艺制作超级结，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(ERIFilling)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。
这种工艺的最大难点在于在沟槽中填充硅外延，现有制造方法非常容易引起器件的反向漏电流急剧增加，从而导致器件的失效，严重影响生产良率。另外，外延填充工艺本身非常难以改善，所以如何克服外延填充工艺本身带来的对超级结器件的影响是本发明研究的主要问题。
发明内容
本发明所要解决的技术问题是提供一种沟槽型超级结器件的制造方法，能克服外延填充工艺对超级结器件带来的不利影响，从而能降低超级结器件的反向漏电流、提高超级结器件的生产良率。
为解决上述技术问题，本发明提供的沟槽型超级结器件的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层。
步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个第一沟槽。
步骤三、采用外延生长中在所述第一沟槽中填充第二导电类型外延层，所述第二导电类型外延层同时延伸到所述第一沟槽外部的所述第一导电类型外延层表面。
在所述第一沟槽中填充所述第二导电类型外延层时会在所述第一沟槽顶部形成的空洞和外延层晶格缺陷，同时所述第一沟槽顶部的空洞和外延层晶格缺陷还会在表面进行横向延伸使所述第一导电类型外延层表面形成晶格缺陷。
步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述第一沟槽外部的所述第二导电类型外延层去除、将所述第一沟槽区域的所述第二导电类型外延层的表面和所述第一沟槽外的表面相平；由填充于所述第一沟槽中的所述第二导电类型外延层和所述第一沟槽之间的所述第一导电类型外延层组成超级结的交通排列的N型薄层和P型薄层。
步骤五、进行P型离子注入并做热推进工艺在所述超级结表面形成P型体区，所述P型体区的深度根据在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷的深度进行设置，通过加深所述P型体区的深度使在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷都被所述P型体区包围且远离所述P型体区和所述N型薄层形成的PN结边界，使所述P型体区和所述N型薄层反向偏置时使在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷不处于所述P型体区和所述N型薄层的耗尽区中。
步骤六、形成第二沟槽，所述第二沟槽作为栅极沟槽形成于个所述N型薄层的顶部，所述第二沟槽的深度大于所述P型体区的深度。
步骤七、在所述第二沟槽的底部表面和侧面形成栅介质层；之后在形成有所述栅介质层的所述第二沟槽中填充多晶硅栅，所述多晶硅栅对所述P型体区进行侧面覆盖，所述P型体区被所述多晶硅栅侧面覆盖的表面用于形成沟道。
进一步的改进是，步骤七之后还包括如下步骤：
步骤八、进行N+源注入在所述P型体区表面形成源区。
步骤九、形成层间膜，所述层间膜将所述多晶硅栅和所述源区表面都覆盖。
步骤十、采用光刻刻蚀工艺形成接触孔，所述接触孔分别将所述多晶硅栅和所述源区的表面露出；进行P+注入在所述源区顶部的所述接触孔底部形成体区引出区。
步骤十一、在所述接触孔中填充金属，形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化分别形成栅极和源极，所述栅极通过所述接触孔和所述多晶硅栅接触，所述源极通过所述接触孔和所述源区以及所述体区引出区接触。
步骤十二、对所述半导体衬底进行背面减薄，形成背面金属层，所述背面金属层作为漏极。
进一步的改进是，步骤一中所述第一导电类型外延层的厚度为15微米～60微米。
进一步的改进是，所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
进一步的改进是，步骤二中形成所述第一沟槽包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述第一沟槽形成区域打开。
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述第一沟槽形成区域的所述硬质掩模层去除、所述第一沟槽外的所述硬质掩模层保留。
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述第一沟槽。
采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺完成后将所述硬质掩模层去除。
进一步的改进是，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
进一步的改进是，步骤24中所述第一沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上；在所述第一沟槽形成之后还包括如下步骤：
步骤25、去除所述第三氧化层。
步骤26、采用热氧化工艺在所述第一沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述第一沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
步骤27、去除所述第二氮化硅层。
之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述次化学机械研磨工艺完成后将所述第一氧化层去除。
进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂，由填充于所述第一沟槽中的所述第二导电类型外延层组成所述P型薄层，由所述第一沟槽之间的所述第一导电类型外延层组成所述N型薄层。
进一步的改进是，第一导电类型为P型，第二导电类型为N型；由填充于所述第一沟槽中的所述第二导电类型外延层组成所述N型薄层，由所述第一沟槽之间的所述第一导电类型外延层组成所述P型薄层。
进一步的改进是，步骤25中采用湿法刻蚀工艺去除所述第三氧化层。
进一步的改进是，步骤25中采用湿法刻蚀工艺去除所述第三氧化层；步骤27中采用热磷酸去除所述第二氮化硅层；去除所述第一氧化层采用湿法刻蚀工艺。
进一步的改进是，步骤五、所述P型体区的深度为2微米～4.5微米，所述第二沟槽的深度为2.5微米～5微米。
本发明针对外延填充沟槽中会在沟槽顶部形成的空洞和外延层晶格缺陷的特点以及这些空洞和外延层晶格缺陷还会在表面进行横向延伸到邻近的外延层中的特点，专门对超级结器件的P型体区的深度进行了设计，使得P型体区的深度能够将这些空洞和外延层晶格缺陷以及横向扩散形成的缺陷都包围、而且使这些缺陷都远离P型体区和N型薄层形成的PN结边界，使P型体区和N型薄层反向偏置时使上述缺陷都不处于P型体区和N型薄层的耗尽区中；这样即使在超级结器件中存在外延生长引起的缺陷，但是由于这些缺陷都不位于P型体区和N型薄层的耗尽区，不在P型体区和N型薄层反向偏置时不会产生漏电，所以本发明仅通过对P型体区的深度设置实现，就能克服外延填充工艺对超级结器件带来的不利影响，从而能降低超级结器件的反向漏电流、提高超级结器件的生产良率。
另外，本发明通过对P型体区的深度的设置，相对于现有结构，本发明的P型体区的深度会更深，更深的P型体区会增加器件在超级结反偏时的寄生电容，寄生电容的增加会降低器件的开关速度和电压变化(dV/dt)和电流变化(dI/dt)剧烈程度，从而能改善电路和系统的电磁干扰性能(EMI)。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有沟槽型超级结的制造方法形成的超级结的结构示意图；
图2是现有采用图1所示的超级结形成的超级结器件的结构示意图；
图3是本发明实施例方法的流程图；
图4A-图4F是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
首先介绍一下现有沟槽型超级结的制造方法所具有的问题，如图1所示，是现有沟槽型超级结器件的制造方法形成的超级结的结构示意图；现有方法包括如下步骤：
步骤一、提供一半导体衬底如硅衬底101，在所述半导体衬底101表面形成有N型外延层如N型硅外延层102。
步骤二、采用光刻刻蚀工艺在N型外延层102中形成多个沟槽。刻蚀沟槽时采用到了硬质掩模层103。
步骤三、采用外延生长中在所述沟槽中填充P型外延层如P型硅外延层104，P型外延层104会同时延伸到所述沟槽外部的所述N型外延层102表面。
由图1的标记105所示可知，外延填充后，会在沟槽的顶部形成空洞和外延层晶格缺陷。这种缺陷通过外延填充工艺本身来改善是非常困难的。
步骤四、进行化学机械研磨工艺将沟槽外部的P型外延层104去除，沟槽区域内的P型外延层104和沟槽外部的表面相平，最后形成由填充于沟槽中的所述P型外延层104即P型薄层和所述沟槽之间的所述N型外延层102即N型薄层交替排列组成的超级结。
由上可知，现有化学机械研磨工艺没有和形成在沟槽的顶部形成空洞和外延层晶格缺陷相关，这样使得化学机械研磨工艺完成之后，在沟槽的顶部依然会保留较多的空洞和外延层晶格缺陷，这就影响了超级结的晶格结构的完整性，使得采用这种方法形成的超级结的超级结器件的反向漏电流较大，这会降低超级结器件的生产良率。
如图2所示，是现有采用图1所示的超级结形成的超级结器件的结构示意图；标记105所示的缺陷在形成超级结器件的后续热退火过程中会在外延层表面横向扩散，即位于沟槽顶部的缺陷会横向扩散到所述N型外延层102的表面，使得N型外延层102的表面产生晶格缺陷如位错(dislocation)等晶格缺陷，这些缺陷在图2中如标记105a所对应的虚线框所示。
超级结形成后，超级结器件需要在超级结上形成栅极沟槽，在栅极沟槽的内部表面形成栅介质层如栅氧化层107，在栅极沟槽的内部填充多晶硅栅108。在超级结的表面形成P型体区106，P型体区106一般采用P阱工艺形成。在P型体区106的表面形成有由N+区组成的源区109，由P+区组成的体区引出区110，接触孔111同时和源区109和体区引出区110接触。
由图2所示可知，现有P型体区106也位于超级结表面，现有方法中没有对P型体区106的深度进行特别设置，使得在P型体区106和N型薄层组成的PN结的界面处会存在很多标记105a所示的缺陷，这些缺陷会在P型体区106和N型薄层组成的PN结反偏时位于耗尽区中从而产生大量的反向漏电，最后会使器件失效。
随着超级结工艺的不断改良，目前量产工艺的扩散电阻(RSP)已经可以做到接近10mohm·cm2。这带来的是器件面积的大幅缩小，这在制作成本上是一个巨大的优势。但由于器件面积的大幅缩小，也带来了一些其他问题，EMI问题便是其中之一。EMI是由于器件缩小后，所有寄生电容也都因面积缩小而缩小，导致器件开关速度急剧增加，更高的dV/dt,dI/dt非常容易导致电路中的寄生电容电感产生震荡，从而带来超量的电磁辐射，即EMI问题。
如图3所示，是本发明实施例方法的流程图；如图4A至图4F所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例沟槽型超级结器件的制造方法包括如下步骤：
步骤一、如图4A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有第一导电类型外延层2。
较佳选择为，所述第一导电类型外延层2的厚度为15微米～60微米。所述半导体衬底1为硅衬底，所述第一导电类型外延层2为第一导电类型硅外延层，所述第二导电类型外延层5为第二导电类型硅外延层
步骤二、如图4B所示，采用光刻刻蚀工艺在所述第一导电类型外延层2中形成多个第一沟槽4。
较佳为，形成所述第一沟槽4包括如下分步骤：
步骤21、如图4A所示，在所述第一导电类型外延层2表面形成硬质掩模层3。
更优选择为，所述硬质掩模层3由依次形成于所述第一导电类型外延层2表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
步骤22、如图4B所示，在所述硬质掩模层3表面涂布光刻胶，进行光刻工艺将所述第一沟槽4形成区域打开。
步骤23、如图4B所示，以所述光刻胶为掩模对所述硬质掩模层3进行刻蚀，该刻蚀工艺将所述第一沟槽4形成区域的所述硬质掩模层3去除、所述第一沟槽4外的所述硬质掩模层3保留。
步骤24、如图4B所示，去除所述光刻胶，以所述硬质掩模层3为掩模对所述第一导电类型外延层2进行刻蚀形成所述第一沟槽4。所述第一沟槽4的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上。
步骤25、去除所述第三氧化层。采用湿法刻蚀工艺去除所述第三氧化层。
步骤26、采用热氧化工艺在所述第一沟槽4的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述第一沟槽4的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
步骤27、去除所述第二氮化硅层。采用热磷酸去除所述第二氮化硅层。
步骤三、如图4C所示，采用外延生长中在所述第一沟槽4中填充第二导电类型外延层5，所述第二导电类型外延层5同时延伸到所述第一沟槽4外部的所述第一导电类型外延层2表面。
在所述第一沟槽4中填充所述第二导电类型外延层5时会在所述第一沟槽4顶部形成的空洞和外延层晶格缺陷，同时所述第一沟槽4顶部的空洞和外延层晶格缺陷还会在表面进行横向延伸使所述第一导电类型外延层2表面形成晶格缺陷。
步骤四、如图4D所示，进行化学机械研磨工艺，所述化学机械研磨工艺将所述第一沟槽4外部的所述第二导电类型外延层5去除、将所述第一沟槽4区域的所述第二导电类型外延层5的表面和所述第一沟槽4外的表面相平；由填充于所述第一沟槽4中的所述第二导电类型外延层5和所述第一沟槽4之间的所述第一导电类型外延层2组成超级结的交通排列的N型薄层和P型薄层。
所述化学机械研磨工艺以所述硬质掩模层3的所述第一氧化层为研磨终点，之后去除所述第一氧化层。去除所述第一氧化层采用湿法刻蚀工艺。
由图4D所示可知，由于所述化学机械研磨工艺仅是用于将所述第二导电类型外延层5研磨的和所述第一沟槽4外的表面相平以形成超级结结构，所述化学机械研磨工艺和虚线框6所对应的空洞或晶格缺陷无关，故所述化学机械研磨工艺完成后在所述第二导电类型外延层5的表面会存在大量的虚线框6所对应的空洞或晶格缺陷。
由图4E所示可知，虚线框6所对应的位于第一沟槽4顶部的空洞或晶格缺陷在后续的热退火过程中会在外延层的表面进行横向扩散，最终会横向扩散到所述第一导电类型外延层2的表面，是本来晶格结构完好的所述第一导电类型外延层2的表面会形成晶格缺陷，如虚线框6a所示。
步骤五、如图4F所示，进行P型离子注入并做热推进工艺在所述超级结表面形成P型体区7，所述P型体区7的深度根据在所述第一沟槽4顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层2表面形成晶格缺陷的深度进行设置，具体为根据位于N型薄层中的缺陷的深度进行设置；通过加深所述P型体区7的深度使在所述第一沟槽4顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层2表面形成晶格缺陷都被所述P型体区7包围且远离所述P型体区7和所述N型薄层形成的PN结边界，使所述P型体区7和所述N型薄层反向偏置时使在所述第一沟槽4顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层2表面形成晶格缺陷不处于所述P型体区7和所述N型薄层的耗尽区中。
本发明实施例中，所述P型体区7的深度为2微米～4.5微米，所述第二沟槽的深度为2.5微米～5微米。
步骤六、如图4F所示，形成第二沟槽，所述第二沟槽作为栅极沟槽形成于个所述N型薄层的顶部，所述第二沟槽的深度大于所述P型体区7的深度。
步骤七、如图4F所示，在所述第二沟槽的底部表面和侧面形成栅介质层8；之后在形成有所述栅介质层8的所述第二沟槽中填充多晶硅栅9，所述多晶硅栅9对所述P型体区7进行侧面覆盖，所述P型体区7被所述多晶硅栅9侧面覆盖的表面用于形成沟道。
如图4F所示，步骤七之后还包括如下步骤：
步骤八、进行N+源注入在所述P型体区7表面形成源区10。
步骤九、形成层间膜，所述层间膜将所述多晶硅栅9和所述源区10表面都覆盖。
步骤十、采用光刻刻蚀工艺形成接触孔12，所述接触孔12分别将所述多晶硅栅9和所述源区10的表面露出；进行P+注入在所述源区10顶部的所述接触孔12底部形成体区引出区11。
步骤十一、在所述接触孔12中填充金属，形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化分别形成栅极和源极，所述栅极通过所述接触孔12和所述多晶硅栅9接触，所述源极通过所述接触孔12和所述源区10以及所述体区引出区11接触。
步骤十二、对所述半导体衬底1进行背面减薄，形成背面金属层，所述背面金属层作为漏极。
本发明实施例中，第一导电类型为N型，第二导电类型为P型；所述半导体衬底1为N型重掺杂，由填充于所述第一沟槽4中的所述第二导电类型外延层5组成所述P型薄层，由所述第一沟槽4之间的所述第一导电类型外延层2组成所述N型薄层。
在其他实施例中，也能为：第一导电类型为P型，第二导电类型为N型；由填充于所述第一沟槽4中的所述第二导电类型外延层5组成所述N型薄层，由所述第一沟槽4之间的所述第一导电类型外延层2组成所述P型薄层。
由图4F所示可知，本发明实施例通过P型体区7的深度进行了设计，通过加深其深度使得P型体区7能够将外延填充形成的空洞和外延层晶格缺陷以及横向扩散形成的缺陷都包围、而且使这些缺陷都远离P型体区7和N型薄层形成的PN结边界，使P型体区7和N型薄层反向偏置时使上述缺陷都不处于P型体区7和N型薄层的耗尽区中；这样即使在超级结器件中存在外延生长引起的缺陷，但是由于这些缺陷都不位于P型体区7和N型薄层的耗尽区，不在P型体区7和N型薄层反向偏置时不会产生漏电，所以本发明仅通过对P型体区7的深度设置实现，就能克服外延填充工艺对超级结器件带来的不利影响，从而能降低超级结器件的反向漏电流、提高超级结器件的生产良率。
另外，本发明实施例通过对P型体区7的深度的设置，相对于现有结构，本发明的P型体区7的深度会更深，更深的P型体区7会增加器件在超级结反偏时的寄生电容，寄生电容的增加会降低器件的开关速度和电压变化(dV/dt)和电流变化(dI/dt)剧烈程度，从而能改善电路和系统的电磁干扰性能(EMI)。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种沟槽型超级结器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层；
步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个第一沟槽；
步骤三、采用外延生长中在所述第一沟槽中填充第二导电类型外延层，所述第二导电类型外延层同时延伸到所述第一沟槽外部的所述第一导电类型外延层表面；
在所述第一沟槽中填充所述第二导电类型外延层时会在所述第一沟槽顶部形成的空洞和外延层晶格缺陷，同时所述第一沟槽顶部的空洞和外延层晶格缺陷还会在表面进行横向延伸使所述第一导电类型外延层表面形成晶格缺陷；
步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述第一沟槽外部的所述第二导电类型外延层去除、将所述第一沟槽区域的所述第二导电类型外延层的表面和所述第一沟槽外的表面相平；由填充于所述第一沟槽中的所述第二导电类型外延层和所述第一沟槽之间的所述第一导电类型外延层组成超级结的交通排列的N型薄层和P型薄层；
步骤五、进行P型离子注入并做热推进工艺在所述超级结表面形成P型体区，所述P型体区的深度根据在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷的深度进行设置，通过加深所述P型体区的深度使在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷都被所述P型体区包围且远离所述P型体区和所述N型薄层形成的PN结边界，使所述P型体区和所述N型薄层反向偏置时使在所述第一沟槽顶部的空洞和外延层晶格缺陷或在所述第一导电类型外延层表面形成晶格缺陷不处于所述P型体区和所述N型薄层的耗尽区中；
步骤六、形成第二沟槽，所述第二沟槽作为栅极沟槽形成于个所述N型薄层的顶部，所述第二沟槽的深度大于所述P型体区的深度；
步骤七、在所述第二沟槽的底部表面和侧面形成栅介质层；之后在形成有所述栅介质层的所述第二沟槽中填充多晶硅栅，所述多晶硅栅对所述P型体区进行侧面覆盖，所述P型体区被所述多晶硅栅侧面覆盖的表面用于形成沟道。
2.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于，步骤七之后还包括如下步骤：
步骤八、进行N+源注入在所述P型体区表面形成源区；
步骤九、形成层间膜，所述层间膜将所述多晶硅栅和所述源区表面都覆盖；
步骤十、采用光刻刻蚀工艺形成接触孔，所述接触孔分别将所述多晶硅栅和所述源区的表面露出；进行P+注入在所述源区顶部的所述接触孔底部形成体区引出区；
步骤十一、在所述接触孔中填充金属，形成正面金属层，采用光刻刻蚀工艺对所述正面金属层进行图形化分别形成栅极和源极，所述栅极通过所述接触孔和所述多晶硅栅接触，所述源极通过所述接触孔和所述源区以及所述体区引出区接触；
步骤十二、对所述半导体衬底进行背面减薄，形成背面金属层，所述背面金属层作为漏极。
3.如权利要求1或2所述的沟槽型超级结器件的制造方法，其特征在于：步骤一中所述第一导电类型外延层的厚度为15微米～60微米。
4.如权利要求1或2所述的沟槽型超级结器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
5.如权利要求1或4所述的沟槽型超级结器件的制造方法，其特征在于：步骤二中形成所述第一沟槽包括如下分步骤：
步骤21、在所述第一导电类型外延层表面形成硬质掩模层；
步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述第一沟槽形成区域打开；
步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述第一沟槽形成区域的所述硬质掩模层去除、所述第一沟槽外的所述硬质掩模层保留；
步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述第一沟槽；
采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺完成后将所述硬质掩模层去除。
6.如权利要求5所述的沟槽型超级结器件的制造方法，其特征在于：所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
7.如权利要求6所述的沟槽型超级结器件的制造方法，其特征在于：步骤24中所述第一沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上；在所述第一沟槽形成之后还包括如下步骤：
步骤25、去除所述第三氧化层；
步骤26、采用热氧化工艺在所述第一沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述第一沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护；
步骤27、去除所述第二氮化硅层；
之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述次化学机械研磨工艺完成后将所述第一氧化层去除。
8.如权利要求6所述的沟槽型超级结器件的制造方法，其特征在于：所述第一氧化层为热氧化层，厚度为100埃米～2000埃米；所述第二氮化硅层的厚度为100埃米～1500埃米；所述第三氧化层的厚度为0.5微米～3微米。
9.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂，由填充于所述第一沟槽中的所述第二导电类型外延层组成所述P型薄层，由所述第一沟槽之间的所述第一导电类型外延层组成所述N型薄层。
10.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：第一导电类型为P型，第二导电类型为N型；由填充于所述第一沟槽中的所述第二导电类型外延层组成所述N型薄层，由所述第一沟槽之间的所述第一导电类型外延层组成所述P型薄层。
11.如权利要求7所述的沟槽型超级结器件的制造方法，其特征在于：步骤25中采用湿法刻蚀工艺去除所述第三氧化层。
12.如权利要求7所述的沟槽型超级结器件的制造方法，其特征在于：步骤25中采用湿法刻蚀工艺去除所述第三氧化层；步骤27中采用热磷酸去除所述第二氮化硅层；去除所述第一氧化层采用湿法刻蚀工艺。
13.如权利要求1所述的沟槽型超级结器件的制造方法，其特征在于：步骤五、所述P型体区的深度为2微米～4.5微米，所述第二沟槽的深度为2.5微米～5微米。
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