CN104617045A - 沟槽栅功率器件的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅功率器件的制造方法，包括如下步骤：光刻刻蚀形成多个栅沟槽；形成栅介质层，淀积多晶硅并回刻；阱区注入；场氧化层生长；层间膜淀积；采用光刻工艺定义出有源区接触孔区域；对有源区接触孔区域的层间膜和场氧化层进行刻蚀；带胶进行自对准源注入形成源区；采用光刻工艺定义出栅区接触孔区域；对栅区接触孔区域的层间膜和所述场氧化层进行刻蚀；进行自对准硅刻蚀；淀积正面金属层并光刻刻蚀形成栅极和源极。本发明能减少光刻掩模版层次，有利于小线宽器件集成。

Description

沟槽栅功率器件的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽栅功率器件的制造方法。
背景技术
沟槽栅功率器件的多晶硅栅由填充于栅沟槽中的多晶硅组成，多晶硅栅侧面覆盖形成于硅外延层的阱区，在阱区顶部形成源区，被多晶硅栅侧面覆盖的阱区表面用于形成连接源区和阱区底部的硅外延层的沟道，阱区底部的硅外延层作为漏区漂移区；一个沟槽栅功率器件一般包括多个并联的单元结构，每一个单元结构包括一个栅沟槽。由正面金属层组成的源极通过相同接触孔同时接触源区和阱区，而由正面金属层组成的栅极则通过接触孔接触位于单元结构外部的栅沟槽中的多晶硅栅，单元结构外部的栅沟槽中的多晶硅栅和各单元结构的多晶硅栅是电连接在一起的。现有沟槽栅功率器件的制造方法中需要采用光刻刻蚀工艺形成栅沟槽，多晶硅填充和回刻后形成多晶硅栅，之后进行阱注入，之后需要采用一次单独的光刻工艺进行定义源注入区域并进行源注入；之后进行场氧化层生长和层间膜(ILD)；之后需要采用光刻工艺定义出引出源区和阱区的有源区接触孔区域并刻蚀该区域的层间膜和场氧化层，接着进行硅刻蚀形成引出源区和阱区的接触孔；以及需要采用光刻工艺定义出引出栅极的栅区接触孔区域并刻蚀该区域的层间膜和场氧化层，接着进行硅刻蚀形成引出多晶硅栅的接触孔；之后在接触孔底部金属接触孔注入，形成正面金属层，对正面金属层进行光刻刻蚀在正面形成源极和栅极。从上述工艺可以看出，栅沟槽需要采用一侧光罩，源注入需要采用一层光罩，有源区接触孔区域、栅区接触孔区域以及正面金属层都分别需要采用一层光罩即光刻掩模版，至少共需5层光罩。光罩层次越多，工艺成本越高；且各光罩层次之间的对准也越难，不利于器件尺寸的缩小，降低相同面积上所能集成的器件数量即降低集成度。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率器件的制造方法，能减少光刻掩模版层次，有利于小线宽器件集成。
为解决上述技术问题，本发明提供的沟槽栅功率器件的制造方法包括如下步骤：
步骤一、提供一具有第一导电类型硅外延层的硅衬底，采用光刻刻蚀工艺在所述硅外延层中形成多个栅沟槽；沟槽栅功率器件由多个并联的单元结构组成，每一个所述单元结构包括一个所述栅沟槽，在各所述单元结构外部包括一个用于引出各所述单元结构的栅极的所述栅沟槽。
步骤二、在所述栅沟槽的侧面和底部表面形成栅介质层，淀积多晶硅将所述栅沟槽完全填充；对所述多晶硅进行回刻，由回刻后填充所述栅沟槽中的所述多晶硅组成多晶硅栅，所述多晶硅栅顶部表面低于所述栅沟槽的顶部表面，所述栅沟槽外部的所述多晶硅完全去除。
步骤三、进行第二导电类型阱区注入形成阱区，所述阱区从所述硅外延层的顶部表面往下延伸，所述多晶硅栅的底部深于所述阱区底部。
步骤四、进行场氧化层生长，所述场氧化层形成于所述多晶硅栅顶部表面以及所述多晶硅栅顶部的所述栅沟槽侧面和所述栅沟槽外部的所述硅外延层表面。
步骤五、进行层间膜淀积，所述层间膜将所述多晶硅栅顶部的所述栅沟槽完全填充并覆盖在所述栅沟槽外部的所述场氧化层表面。
步骤六、采用光刻工艺形成第一光刻胶图形定义出有源区接触孔区域，所述有源区接触孔区域为所述沟槽栅功率器件的各所述单元结构共用的源区和所述阱区的引出区域。
步骤七、以所述第一光刻胶图形为掩模依次对所述有源区接触孔区域的所述层间膜和所述场氧化层进行刻蚀，刻蚀停止在所述硅外延层表面，刻蚀后所述栅沟槽外部的所述层间膜和所述场氧化层被去除、所述多晶硅栅顶部的所述栅沟槽被所述层间膜和所述场氧化层填充。
步骤八、带胶进行第一导电类型的源注入形成源区，所述源区和步骤七刻蚀后的所述层间膜和所述场氧化层自对准，所述源区的底部表面低于所述多晶硅栅顶部表面；去除所述第一光刻胶图形。
步骤九、采用光刻工艺形成第二光刻胶图形定义出栅区接触孔区域，所述栅区接触孔区域位于用于引出各所述单元结构的栅极的所述栅沟槽的正上方。
步骤十、以所述第二光刻胶图形为掩模依次对所述栅区接触孔区域的所述层间膜和所述场氧化层进行刻蚀，刻蚀停止所述栅区接触孔区域底部的所述栅沟槽中的所述多晶硅栅表面；去除所述第二光刻胶图形。
步骤十一、以步骤七和步骤十刻蚀后剩余的所述层间膜和所述场氧化层为自对准掩模同时对所述栅区接触孔区域和所述有源区接触孔区域的硅进行刻蚀；硅刻蚀后所述有源区接触孔区域的接触孔穿过所述源区将所述P阱露出，所述栅区接触孔区域的接触孔位于所述多晶硅栅中。
步骤十二、淀积正面金属层，所述正面金属层底部填充所述栅区接触孔区域和所述有源区接触孔区域的接触孔；对所述正面金属层进行光刻刻蚀形成栅极和源极。
进一步的改进是，步骤十一的硅刻蚀之后还包括以步骤七和步骤十刻蚀后剩余的所述层间膜和所述场氧化层为自对准掩模在所述栅区接触孔区域和所述有源区接触孔区域的接触孔底部进行第一导电类型的接触孔注入形成接触孔注入区的步骤，各所述接触孔注入区和步骤十二形成的正面金属层形成欧姆接触。
进一步的改进是，所述沟槽栅功率器件为沟槽栅MOSFET器件，步骤十二之后还包括步骤：对所述硅衬底进行背面减薄，在所述硅衬底背面形成重掺杂的漏区，形成背面金属层，所述背面金属层引出漏极。
进一步的改进是，步骤二形成的所述栅介质层为栅氧化层。
进一步的改进是，所述场氧化层和所述层间膜的组成材料都为氧化硅。
进一步的改进是，所述沟槽栅功率器件为N型器件，所述第一导电类型为N型，所述第二导电类型为P型。
进一步的改进是，所述沟槽栅功率器件为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
本发明沟槽栅功率器件的制造方法的源注入并不需要采用单独的光刻掩模版进行定义，而是利用有源区接触孔区域的光刻胶图形且是利用对有源区接触孔区域的层间膜和场氧化层进行刻蚀之后剩余的层间膜和所述场氧化层为自对准掩膜进行源注入的定义，所以本发明能减少光刻掩模版层次，且自对准定义源区有利于器件的尺寸缩小并提高集成度，所以本发明有利于小线宽器件集成。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法流程图；
图2A-图2I是本发明实施例制造方法的各步骤中器件的结构示意图。
具体实施方式
如图1所示，是本发明实施例沟槽栅功率器件的制造方法流程图；如图2A至图2I所示，是本发明实施例制造方法的各步骤中器件的结构示意图。本发明实施例制造方法以制造N型沟槽栅MOSFET器件为例进行说明，本发明实施例沟槽栅功率器件的制造方法包括如下步骤：
步骤一、如图2A所示，提供一具有N型硅外延层1的硅衬底，采用光刻刻蚀工艺在所述硅外延层1中形成多个栅沟槽2。较佳为所述硅衬底采用N+掺杂，这样所述硅衬底后续减薄后直接作为漏区。所述硅衬底也能采用其它掺杂条件，通过在后续减薄后采用背面漏注入的方法形成N+掺杂的漏区。
沟槽栅功率器件由多个并联的单元结构组成，每一个所述单元结构包括一个所述栅沟槽2，在各所述单元结构外部包括一个用于引出各所述单元结构的栅极的所述栅沟槽2。
步骤二、如图2B所示，在所述栅沟槽2的侧面和底部表面形成栅介质层(未示出)，较佳为，所述栅介质层为采用热氧化工艺形成的栅氧化层。
淀积多晶硅3将所述栅沟槽2完全填充；对所述多晶硅3进行回刻，由回刻后填充所述栅沟槽2中的所述多晶硅3组成多晶硅栅3，所述多晶硅栅3顶部表面低于所述栅沟槽2的顶部表面，所述栅沟槽2外部的所述多晶硅3完全去除。
步骤三、如图2C所示，进行P型阱区4注入形成阱区4，所述阱区4从所述硅外延层1的顶部表面往下延伸，所述多晶硅栅3的底部深于所述阱区4底部。
步骤四、如图2C所示，进行场氧化层5生长，所述场氧化层5形成于所述多晶硅栅3顶部表面以及所述多晶硅栅3顶部的所述栅沟槽2侧面和所述栅沟槽2外部的所述硅外延层1表面。
步骤五、如图2D所示，进行层间膜6淀积，所述层间膜6将所述多晶硅栅3顶部的所述栅沟槽2完全填充并覆盖在所述栅沟槽2外部的所述场氧化层5表面。较佳为，所述场氧化层5和所述层间膜6的组成材料都为氧化硅。
步骤六、如图2E所示，采用光刻工艺形成第一光刻胶图形7定义出有源区接触孔区域，所述有源区接触孔区域为所述沟槽栅功率器件的各所述单元结构共用的源区8和所述阱区4的引出区域。
步骤七、如图2E所示，以所述第一光刻胶图形7为掩模依次对所述有源区接触孔区域的所述层间膜6和所述场氧化层5进行刻蚀，刻蚀停止在所述硅外延层1表面，刻蚀后所述栅沟槽2外部的所述层间膜6和所述场氧化层5被去除、所述多晶硅栅3顶部的所述栅沟槽2被所述层间膜6和所述场氧化层5填充。
步骤八、如图2F所示，带胶进行N型的源注入形成源区8，所述源区8和步骤七刻蚀后的所述层间膜6和所述场氧化层5自对准，所述源区8的底部表面低于所述多晶硅栅3顶部表面；去除所述第一光刻胶图形7。
步骤九、如图2G所示，采用光刻工艺形成第二光刻胶图形9定义出栅区接触孔区域，所述栅区接触孔区域位于用于引出各所述单元结构的栅极的所述栅沟槽2的正上方。
步骤十、如图2G所示，以所述第二光刻胶图形9为掩模依次对所述栅区接触孔区域的所述层间膜6和所述场氧化层5进行刻蚀，刻蚀停止所述栅区接触孔区域底部的所述栅沟槽2中的所述多晶硅栅3表面；去除所述第二光刻胶图形9。
步骤十一、如图2H所示，以步骤七和步骤十刻蚀后剩余的所述层间膜6和所述场氧化层5为自对准掩模同时对所述栅区接触孔区域和所述有源区接触孔区域的硅进行刻蚀；硅刻蚀后所述有源区接触孔区域的接触孔10b穿过所述源区8将所述P阱露出，所述栅区接触孔区域的接触孔10a位于所述多晶硅栅3中。
以步骤七和步骤十刻蚀后剩余的所述层间膜6和所述场氧化层5为自对准掩模在所述栅区接触孔区域和所述有源区接触孔区域的接触孔10a和10b底部进行N型的接触孔注入形成接触孔注入区11，各所述接触孔注入区11和步骤十二形成的正面金属层形成欧姆接触。
步骤十二、如图2H所示，淀积正面金属层，所述正面金属层底部填充所述栅区接触孔区域和所述有源区接触孔区域的接触孔10a和10b；对所述正面金属层进行光刻刻蚀形成栅极12a和源极12b。
对所述硅衬底进行背面减薄，在所述硅衬底背面形成重掺杂的漏区，形成背面金属层，所述背面金属层引出漏极。
以上描述的本发明实施例制造方法是以制造N型沟槽栅MOSFET器件为例进行说明，通过对器件的背面结构做相应改变可以形成其它类型的N型沟槽栅功率器件，如将所述硅衬底的背面形成P+区可以形成N型沟槽栅绝缘栅双极型晶体管(IGBT)器件。
另外，通过对N型沟槽栅功率器件的各掺杂区的结构做P型和N型的互换可以得到相应的P型沟槽栅功率器件为P型器件，所述N型为P型，所述P型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种沟槽栅功率器件的制造方法，其特征在于，包括如下步骤：
步骤一、提供一具有第一导电类型硅外延层的硅衬底，采用光刻刻蚀工艺在所述硅外延层中形成多个栅沟槽；沟槽栅功率器件由多个并联的单元结构组成，每一个所述单元结构包括一个所述栅沟槽，在各所述单元结构外部包括一个用于引出各所述单元结构的栅极的所述栅沟槽；
步骤二、在所述栅沟槽的侧面和底部表面形成栅介质层，淀积多晶硅将所述栅沟槽完全填充；对所述多晶硅进行回刻，由回刻后填充所述栅沟槽中的所述多晶硅组成多晶硅栅，所述多晶硅栅顶部表面低于所述栅沟槽的顶部表面，所述栅沟槽外部的所述多晶硅完全去除；
步骤三、进行第二导电类型阱区注入形成阱区，所述阱区从所述硅外延层的顶部表面往下延伸，所述多晶硅栅的底部深于所述阱区底部；
步骤四、进行场氧化层生长，所述场氧化层形成于所述多晶硅栅顶部表面以及所述多晶硅栅顶部的所述栅沟槽侧面和所述栅沟槽外部的所述硅外延层表面；
步骤五、进行层间膜淀积，所述层间膜将所述多晶硅栅顶部的所述栅沟槽完全填充并覆盖在所述栅沟槽外部的所述场氧化层表面；
步骤六、采用光刻工艺形成第一光刻胶图形定义出有源区接触孔区域，所述有源区接触孔区域为所述沟槽栅功率器件的各所述单元结构共用的源区和所述阱区的引出区域；
步骤七、以所述第一光刻胶图形为掩模依次对所述有源区接触孔区域的所述层间膜和所述场氧化层进行刻蚀，刻蚀停止在所述硅外延层表面，刻蚀后所述栅沟槽外部的所述层间膜和所述场氧化层被去除、所述多晶硅栅顶部的所述栅沟槽被所述层间膜和所述场氧化层填充；
步骤八、带胶进行第一导电类型的源注入形成源区，所述源区和步骤七刻蚀后的所述层间膜和所述场氧化层自对准，所述源区的底部表面低于所述多晶硅栅顶部表面；去除所述第一光刻胶图形；
步骤九、采用光刻工艺形成第二光刻胶图形定义出栅区接触孔区域，所述栅区接触孔区域位于用于引出各所述单元结构的栅极的所述栅沟槽的正上方；
步骤十、以所述第二光刻胶图形为掩模依次对所述栅区接触孔区域的所述层间膜和所述场氧化层进行刻蚀，刻蚀停止所述栅区接触孔区域底部的所述栅沟槽中的所述多晶硅栅表面；去除所述第二光刻胶图形；
步骤十一、以步骤七和步骤十刻蚀后剩余的所述层间膜和所述场氧化层为自对准掩模同时对所述栅区接触孔区域和所述有源区接触孔区域的硅进行刻蚀；硅刻蚀后所述有源区接触孔区域的接触孔穿过所述源区将所述P阱露出，所述栅区接触孔区域的接触孔位于所述多晶硅栅中；
步骤十二、淀积正面金属层，所述正面金属层底部填充所述栅区接触孔区域和所述有源区接触孔区域的接触孔；对所述正面金属层进行光刻刻蚀形成栅极和源极。
2.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：步骤十一的硅刻蚀之后还包括以步骤七和步骤十刻蚀后剩余的所述层间膜和所述场氧化层为自对准掩模在所述栅区接触孔区域和所述有源区接触孔区域的接触孔底部进行第一导电类型的接触孔注入形成接触孔注入区的步骤，各所述接触孔注入区和步骤十二形成的正面金属层形成欧姆接触。
3.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为沟槽栅MOSFET器件，步骤十二之后还包括步骤：对所述硅衬底进行背面减薄，在所述硅衬底背面形成重掺杂的漏区，形成背面金属层，所述背面金属层引出漏极。
4.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：步骤二形成的所述栅介质层为栅氧化层。
5.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：所述场氧化层和所述层间膜的组成材料都为氧化硅。
6.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为N型器件，所述第一导电类型为N型，所述第二导电类型为P型。
7.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为P型器件，所述第一导电类型为P型，所述第二导电类型为N型。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057675A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN106057676A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 沟槽mosfet及其制造方法
CN107799601A (zh) * 2017-09-29 2018-03-13 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率mostet器件及其制造方法
CN112838007A (zh) * 2020-12-31 2021-05-25 北京燕东微电子科技有限公司 一种沟槽栅功率器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101185169A (zh) * 2005-04-06 2008-05-21 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US20090061584A1 (en) * 2007-08-27 2009-03-05 Wei-Chieh Lin Semiconductor Process for Trench Power MOSFET
CN101866923A (zh) * 2010-05-18 2010-10-20 苏州硅能半导体科技股份有限公司 三层光罩沟槽mos器件及制造方法
CN102280487A (zh) * 2011-08-22 2011-12-14 无锡新洁能功率半导体有限公司 一种新型沟槽结构的功率mosfet器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101185169A (zh) * 2005-04-06 2008-05-21 飞兆半导体公司 沟栅场效应晶体管及其形成方法
US20090061584A1 (en) * 2007-08-27 2009-03-05 Wei-Chieh Lin Semiconductor Process for Trench Power MOSFET
CN101866923A (zh) * 2010-05-18 2010-10-20 苏州硅能半导体科技股份有限公司 三层光罩沟槽mos器件及制造方法
CN102280487A (zh) * 2011-08-22 2011-12-14 无锡新洁能功率半导体有限公司 一种新型沟槽结构的功率mosfet器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057675A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN106057676A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 沟槽mosfet及其制造方法
CN106057676B (zh) * 2016-05-31 2019-06-11 上海华虹宏力半导体制造有限公司 沟槽mosfet及其制造方法
CN106057675B (zh) * 2016-05-31 2019-08-13 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN107799601A (zh) * 2017-09-29 2018-03-13 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率mostet器件及其制造方法
CN107799601B (zh) * 2017-09-29 2020-04-14 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率mostet器件及其制造方法
CN112838007A (zh) * 2020-12-31 2021-05-25 北京燕东微电子科技有限公司 一种沟槽栅功率器件及其制备方法

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