CN104347422A - 带静电释放保护电路的沟槽式mos晶体管的制造方法 - Google Patents

带静电释放保护电路的沟槽式mos晶体管的制造方法 Download PDF

Info

Publication number
CN104347422A
CN104347422A CN201310347156.2A CN201310347156A CN104347422A CN 104347422 A CN104347422 A CN 104347422A CN 201310347156 A CN201310347156 A CN 201310347156A CN 104347422 A CN104347422 A CN 104347422A
Authority
CN
China
Prior art keywords
protection circuit
polycrystalline silicon
groove
carrying
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310347156.2A
Other languages
English (en)
Other versions
CN104347422B (zh
Inventor
柯行飞
朱熹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310347156.2A priority Critical patent/CN104347422B/zh
Publication of CN104347422A publication Critical patent/CN104347422A/zh
Application granted granted Critical
Publication of CN104347422B publication Critical patent/CN104347422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种带静电释放保护电路的沟槽式MOS晶体管的制造方法，步骤包括：1）外延生长及沟槽刻蚀；2）沟槽底部厚栅氧淀积并回刻；3）未掺杂多晶硅淀积；4）第一次多晶注入；5）第二次多晶注入；6）多晶硅回刻，形成栅极多晶硅和静电释放保护电路多晶硅；7）阱注入；8）源注入。后续按照常规工艺形成层间介质层、接触孔、顶层金属及背面金属。本发明在传统工艺基础上，使用沟槽底部厚栅氧结构作为静电释放保护电路与沟槽功率器件之间的绝缘层，然后通过多晶淀积，结合光刻分区注入与回刻，形成沟槽多晶与静电释放保护电路多晶硅，如此减少了一层活跃区光刻层，以及一次多晶硅淀积与回刻，从而缩短了工艺流程。

Description

带静电释放保护电路的沟槽式MOS晶体管的制造方法
技术领域
本发明涉及集成电路制造领域，特别是涉及一种带静电释放保护电路的沟槽式MOS晶体管的制造方法。
背景技术
在半导体集成电路中，典型的带静电释放保护电路的功率MOS晶体管的结构如图1所示，专门制作有一块绝缘区域用于静电释放保护电路多晶硅的淀积。绝缘区域一般通过热氧淀积形成，对外延层有一定程度的消耗，因此，为了达到一点击穿电压的器件通常使用的外延层要比普通不带静电释放保护电路的功率MOS晶体管所需使用的外延层更厚。另外，典型的带静电释放保护电路的功率MOS晶体管的结构中，有源区与静电保护区存在高度差，形成台阶，对于后续工艺的平坦化造成一定的困难，金属刻蚀会有残留风险。
发明内容
本发明要解决的技术问题是提供一种带静电释放保护电路的沟槽式MOS晶体管的制造方法，它可以缩短工艺流程。
为解决上述技术问题，本发明的带静电释放保护电路的沟槽式MOS晶体管的制造方法，在淀积层间介质层前，包括有以下步骤：
1）在衬底上生长外延层，再在外延层上刻蚀出沟槽；
2）在沟槽内淀积二氧化硅并回刻，在沟槽底部形成厚栅氧；
3）淀积未掺杂多晶硅；
4）第一次多晶注入；
5）在要形成静电释放保护电路的区域涂布光刻胶，进行第二次多晶注入；
6）回刻去除沟槽上方的多晶硅，分别形成栅极多晶硅和静电释放保护电路多晶硅；
7）阱注入，形成阱区；
8）源注入，形成源区和静电释放保护电路的背靠背PN结。
本发明在现有带静电释放保护电路的沟槽式功率MOS晶体管的传统工艺基础上，使用沟槽底部厚栅氧结构作为静电释放保护电路与沟槽式功率器件之间的绝缘层，然后通过未掺杂的多晶淀积，结合光刻分区注入与回刻，形成沟槽多晶与静电释放保护电路多晶硅，如此减少了一层活跃区光刻层和一次多晶硅淀积与回刻，在缩短了工艺流程的同时，还改善了芯片的平坦度，减少了金属钨残留风险。
附图说明
图1是现有典型的带静电释放保护电路的功率MOS晶体管的结构示意图。
图2是图1结构中的静电释放保护电路在Y方向的剖面的俯视图。
图3是本发明实施例的带静电释放保护电路的小线宽的功率MOS晶体管的制造工艺流程示意图。
图4是按照图3的工艺方法制造的功率MOS晶体管的结构示意图。
图中附图标记说明如下：
1：衬底
2：外延层
3：厚栅氧
4：栅极多晶硅
5：光刻胶
6：阱区
7：源区
8：层间电介质
9：接触孔
10：接触孔注入区
11：顶层金属
12：背面金属
13：静电释放保护电路多晶硅
14：多晶硅
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式，详述如下：
本发明的带静电释放保护电路的沟槽式功率MOS晶体管，在原有结构的基础上改进了栅极沟道以及介质层结构，其具体工艺实现流程如下：
步骤1，在衬底1上生长一层外延层2，然后在外延层2上刻蚀形成沟槽，如图3（A）所示。
步骤2，在沟槽内使用常压化学气相淀积方法沉积一层致密二氧化硅，然后回刻，使沟槽底部形成3000～4000埃米的厚栅氧3，如图3（B）所示。这层厚栅氧3用作静电释放保护电路与沟槽式功率MOS器件之间的绝缘层。
步骤3，沉积一层未掺杂多晶硅14，如图3（C）所示。多晶硅14的沉积温度为500～600摄氏度，厚度为8000～12000埃米。
本步骤中沉积的未掺杂多晶硅14，在后续经过注入、光刻注入、光刻刻蚀等工艺后，将分别形成栅极多晶硅4和静电释放保护电路多晶硅13。
步骤4，第一次多晶注入，如图3（D）所示。注入离子为磷离子，注入能量80～100KeV，注入剂量5e14～5e15个/cm2。
步骤5，在要形成静电释放保护电路多晶硅13的区域涂布光刻胶，进行第二次多晶注入，如图3（E）所示。第二次多晶注入的注入离子为硼离子，注入能量50～60KeV，注入剂量1e15～1e16个/cm2。
步骤6，用干法腐蚀的方式回刻多晶硅，去除沟槽上方的多晶硅，分别形成栅极多晶硅4和静电释放保护电路多晶硅13。如图3（F）所示。
步骤7，阱注入，形成阱区6，如图3（G）所示。
步骤8，源注入，形成源区7和静电释放保护电路的背靠背PN结，如图3（H）所示。图中，静电释放保护电路多晶硅13上方沿Y轴方向的延伸部分为本步注入后形成的静电释放保护电路的背靠背PN结的立体俯视图（俯视图上标注7’的几个部分是与源区7同步形成的），右上方则为该立体俯视图的平面放大图。
步骤9，淀积层间介质层8，如图3（I）所示。
步骤10，自对准刻蚀形成接触孔9，如图3（J）所示，图中右上方为静电释放保护电路沿Y轴方向的剖面的俯视图。
步骤11，淀积顶层金属11，如图3（K）所示。
步骤12，顶层金属11层回刻，并进行背面工艺，形成背面金属12，如图3（L）及图4所示。后续工艺与传统功率MOS晶体管器件的制程工艺完全一致。
比较图1和图4的功率MOS晶体管结构可以明显地看出，在本发明的带静电释放保护电路的功率MOS晶体管的结构中，通过沟槽底部厚栅氧结构，可以减少专门的绝缘层区域的曝光刻蚀；通过未掺杂的多晶淀积，结合光刻分区注入与回刻，可以同时形成沟槽栅极多晶硅与静电释放保护电路多晶硅，减少一次多晶淀积，节省整个工艺流程。

Claims (8)

1.带静电释放保护电路的沟槽式MOS晶体管的制造方法，其特征在于，在淀积层间介质层前，包括有以下步骤：
1）在衬底上生长外延层，再在外延层上刻蚀出沟槽；
2）在沟槽内淀积二氧化硅并回刻，在沟槽底部形成厚栅氧；
3）淀积未掺杂多晶硅；
4）第一次多晶注入；
5）在要形成静电释放保护电路的区域涂布光刻胶，进行第二次多晶注入；
6）回刻去除沟槽上方的多晶硅，分别形成栅极多晶硅和静电释放保护电路多晶硅；
7）阱注入，形成阱区；
8）源注入，形成源区和静电释放保护电路的背靠背PN结。
2.根据权利要求1所述的方法，其特征在于，步骤2），在沟槽底部形成的厚栅氧的厚度为3000～4000埃米。
3.根据权利要求1所述的方法，其特征在于，步骤3），未掺杂多晶硅的厚度为8000～12000埃米。
4.根据权利要求1所述的方法，其特征在于，步骤3），淀积温度为500～600℃。
5.根据权利要求1所述的方法，其特征在于，步骤4），注入磷。
6.根据权利要求5所述的方法，其特征在于，磷注入能量80～100KeV，注入剂量5e14～5e15个/cm2。
7.根据权利要求1所述的方法，其特征在于，步骤5），注入硼。
8.根据权利要求7所述的方法，其特征在于，硼注入能量50～60KeV，注入剂量1e15～1e16个/cm2。
CN201310347156.2A 2013-08-09 2013-08-09 带静电释放保护电路的沟槽式mos晶体管的制造方法 Active CN104347422B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310347156.2A CN104347422B (zh) 2013-08-09 2013-08-09 带静电释放保护电路的沟槽式mos晶体管的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310347156.2A CN104347422B (zh) 2013-08-09 2013-08-09 带静电释放保护电路的沟槽式mos晶体管的制造方法

Publications (2)

Publication Number Publication Date
CN104347422A true CN104347422A (zh) 2015-02-11
CN104347422B CN104347422B (zh) 2017-10-24

Family

ID=52502778

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310347156.2A Active CN104347422B (zh) 2013-08-09 2013-08-09 带静电释放保护电路的沟槽式mos晶体管的制造方法

Country Status (1)

Country Link
CN (1) CN104347422B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024697A (zh) * 2016-07-12 2016-10-12 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106024701A (zh) * 2016-07-12 2016-10-12 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106057681A (zh) * 2016-07-12 2016-10-26 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106206551A (zh) * 2016-08-30 2016-12-07 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN106653842A (zh) * 2015-10-28 2017-05-10 无锡华润上华半导体有限公司 一种具有静电释放保护结构的半导体器件
CN107230631A (zh) * 2016-03-23 2017-10-03 北大方正集团有限公司 沟槽型半导体器件的制作方法
CN107293486A (zh) * 2016-03-31 2017-10-24 北大方正集团有限公司 带有esd结构的沟槽型半导体器件及其制造方法
CN108091573A (zh) * 2017-12-20 2018-05-29 西安龙腾新能源科技发展有限公司 屏蔽栅沟槽mosfet esd结构及其制造方法
CN108231544A (zh) * 2018-01-11 2018-06-29 上海华虹宏力半导体制造有限公司 改善多晶硅台阶侧面金属残留的方法
CN108389859A (zh) * 2018-03-30 2018-08-10 上海华虹宏力半导体制造有限公司 沟槽栅mosfet中集成esd多晶硅层的结构和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323518B1 (en) * 1998-09-16 2001-11-27 Hitachi, Ltd. Insulated gate type semiconductor device and method of manufacturing thereof
CN1655331A (zh) * 1999-04-22 2005-08-17 先进模拟科技公司 超级自对准的沟－栅双扩散金属氧化物半导体器件
US20060261391A1 (en) * 2005-05-20 2006-11-23 Yoshito Nakazawa Semiconductor device and manufacturing method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323518B1 (en) * 1998-09-16 2001-11-27 Hitachi, Ltd. Insulated gate type semiconductor device and method of manufacturing thereof
CN1655331A (zh) * 1999-04-22 2005-08-17 先进模拟科技公司 超级自对准的沟－栅双扩散金属氧化物半导体器件
US20060261391A1 (en) * 2005-05-20 2006-11-23 Yoshito Nakazawa Semiconductor device and manufacturing method of the same

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653842A (zh) * 2015-10-28 2017-05-10 无锡华润上华半导体有限公司 一种具有静电释放保护结构的半导体器件
CN106653842B (zh) * 2015-10-28 2019-05-17 无锡华润上华科技有限公司 一种具有静电释放保护结构的半导体器件
CN107230631A (zh) * 2016-03-23 2017-10-03 北大方正集团有限公司 沟槽型半导体器件的制作方法
CN107293486A (zh) * 2016-03-31 2017-10-24 北大方正集团有限公司 带有esd结构的沟槽型半导体器件及其制造方法
CN106024697B (zh) * 2016-07-12 2024-01-26 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106057681A (zh) * 2016-07-12 2016-10-26 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106024697A (zh) * 2016-07-12 2016-10-12 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106057681B (zh) * 2016-07-12 2023-03-31 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106024701A (zh) * 2016-07-12 2016-10-12 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106024701B (zh) * 2016-07-12 2023-06-16 杭州士兰集成电路有限公司 沟槽功率器件及制作方法
CN106206551A (zh) * 2016-08-30 2016-12-07 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN106206551B (zh) * 2016-08-30 2018-11-16 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN108091573A (zh) * 2017-12-20 2018-05-29 西安龙腾新能源科技发展有限公司 屏蔽栅沟槽mosfet esd结构及其制造方法
CN108231544A (zh) * 2018-01-11 2018-06-29 上海华虹宏力半导体制造有限公司 改善多晶硅台阶侧面金属残留的方法
CN108231544B (zh) * 2018-01-11 2020-06-09 上海华虹宏力半导体制造有限公司 改善多晶硅台阶侧面金属残留的方法
CN108389859A (zh) * 2018-03-30 2018-08-10 上海华虹宏力半导体制造有限公司 沟槽栅mosfet中集成esd多晶硅层的结构和方法

Also Published As

Publication number Publication date
CN104347422B (zh) 2017-10-24

Similar Documents

Publication Publication Date Title
CN104347422A (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
US8785270B2 (en) Integrating schottky diode into power MOSFET
CN101814492B (zh) 具有金属栅极堆叠的集成电路与其形成方法
CN105870022A (zh) 屏蔽栅沟槽mosfet的制造方法
CN104425366B (zh) 半导体结构的形成方法
CN104282645A (zh) 沟渠式功率半导体器件及其制作方法
TW201511182A (zh) 用於分裂閘極非依電性記憶體胞元之自我對準源極的形成技術
US9379187B2 (en) Vertically-conducting trench MOSFET
CN105097649A (zh) 半导体结构的形成方法
CN104795446B (zh) 沟槽栅mosfet及其制造方法
JP6310577B2 (ja) スプリットゲート型パワーデバイスの製造方法
TWI564942B (zh) 埋層的形成方法
CN103855018A (zh) 沟槽底部进行离子注入调节bv和改善导通电阻的方法
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
CN104617045B (zh) 沟槽栅功率器件的制造方法
CN102737970B (zh) 半导体器件及其栅介质层制造方法
US11652170B2 (en) Trench field effect transistor structure free from contact hole
CN104576532B (zh) Mos晶体管和多晶硅电阻电容的集成结构的制造方法
KR100832017B1 (ko) 채널면적을 증가시킨 반도체소자 및 그의 제조 방법
CN103872095B (zh) P型ldmos器件的沟槽及工艺方法
KR20130094112A (ko) 반도체 소자 및 그 제조 방법
CN103474335B (zh) 小线宽沟槽式功率mos晶体管的制备方法
CN102543706A (zh) 一种不同多晶硅栅电极厚度的集成工艺
CN104425500B (zh) Sonos非挥发性存储器及其制造方法
TWI524524B (zh) 功率半導體元件之製法及結構

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant