CN107293486A - 带有esd结构的沟槽型半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种带有ESD结构的沟槽型半导体器件及其制造方法，通过在半导体衬底上形成第一沟槽和第二沟槽；第一沟槽的宽度小于第二沟槽；并在形成第一沟槽和第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层；在第一介质层上涂覆完全填充第二沟槽的第一掩膜介质；去除第一沟槽与第二沟槽外的第一介质层；在第二沟槽内形成静电放电ESD结构的离子注入区，该离子注入区包括并列且交替排列的P+型区和N+型区。从而通过将ESD结构的离子注入区设置在大于第一沟槽的第二沟槽内，使得该ESD结构在形成过程中不需要采用光刻掩模版进行光刻刻蚀，而直接采用回刻的方式将沟槽型半导体器件沟槽外部平面处的多晶硅刻蚀掉，简化制作工艺，降低制作成本。
Description
技术领域
本发明涉及半导体芯片制造技术领域，尤其涉及一种带有ESD结构的沟槽型半导体器件及其制造方法。
背景技术
随着半导体器件的技术发展，人们对半导体器件的性能有着更高的要求，然而，静电放电ESD(Electro-Static Discharge)现象会在半导体器件封装、运输、使用等各个环节中出现，造成器件被静电击穿而失效，因此在半导体器件中设计ESD保护结构至关重要。
目前，对于带有ESD结构的沟槽型半导体器件，如MOSFET、VDMOS器件，常规的制作方法是在沟槽外部平面处的多晶硅层上通过注入N型、P型离子以形成由N+/P+区构成该ESD结构，相比不做ESD结构的沟槽型MOSFET，带ESD结构的MOSFET，在对多晶硅层进行刻蚀时必须采用光刻掩模版来定义出刻蚀区域，从而使得工艺复杂，且制作成本高。
发明内容
本发明提供一种带有ESD结构的沟槽型半导体器件的制造方法，通过对ESD结构的形成位置进行改进，使得在该ESD结构形成过程中不需要采用光刻掩模版进行光刻刻蚀，而直接采用回刻的方式将沟槽型半导体器件沟槽外部平面处的多晶硅刻蚀掉，以简化带有ESD结构的沟槽型半导体器件的制作工艺，降低制作成本。
本发明提供一种带有ESD结构的沟槽型半导体器件的制造方法，包括：
在半导体衬底上形成第一沟槽和第二沟槽；所述第一沟槽的宽度小于所述第二沟槽的宽度；
在形成所述第一沟槽和所述第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层，且所述第一介质层完全填充所述第一沟槽；
在所述第一介质层上涂覆第一掩膜介质，且所述第一掩膜介质完全填充所述第二沟槽；
去除所述第一沟槽与所述第二沟槽外的所述第一介质层；
去除所述第二沟槽内的所述第一掩膜介质；
在所述第二沟槽内形成静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的P+型区和N+型区。
可选的，所述半导体衬底自下而上包括：N型衬底、N型外延层；所述在半导体衬底上形成第一沟槽和第二沟槽之前，还包括：
在所述N型外延层上表面生长第二氧化层；所述第二氧化层的生长温度为900～1100摄氏度，所述第二氧化层的厚度为0.01～0.20微米；
相应的，所述在半导体衬底上形成第一沟槽和第二沟槽包括：根据所述第一沟槽和所述第二沟槽的预置位置，在所述预置位置处对所述第二氧化层和所述N型外延层进行光刻与刻蚀，得到所述第一沟槽和所述第二沟槽；
相应的，所述在半导体衬底上形成第一沟槽和第二沟槽之后，还包括：去除所述N型外延层表面的所述第二氧化层。
可选的，所述第一介质层为多晶硅层；相应的，所述在形成所述第一沟槽和所述第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层包括：
在形成所述第一沟槽和所述第二沟槽后的半导体衬底上生长所述第一氧化层，所述第一氧化层为栅氧化层；
在所述第一氧化层表面生长所述多晶硅层；所述多晶硅层的生长温度为500～700摄氏度；所述多晶硅层的厚度为0.05～2.0微米。
可选的，所述第一掩膜介质为旋涂玻璃SOG或光刻胶。
可选的，所述在所述第二沟槽内形成有静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的第一P+型区和第一N+型区包括：
在所述第二沟槽内的所述第一介质层上的第一预设区域涂覆第二掩膜介质，注入N型离子，以在所述第二沟槽内形成所述ESD结构的所述N+型区；去除所述第二掩膜介质；
在所述第二沟槽内的所述第一介质层上的第二预设区域涂覆第三掩膜介质，注入P型离子，以在所述第二沟槽内形成所述ESD结构的所述P+型区；去除所述第三掩膜介质；
所述第一预设区域与所述第二预设区域间隔设置，以使所述第二沟槽内形成所述并列且交替排列的所述P+型区和所述N+型区。
可选的，所述N型离子为磷离子；所述磷离子的注入条件为：注入剂量为1.0E15～1.0E16个/cm2；能量为100KEV～150KEV；
所述P型离子为硼离子；所述硼离子的注入条件为：注入剂量为1.0E15～1.0E16个/cm2；能量为50KEV～150KEV。
本发明还提供一种带有ESD结构的沟槽型半导体器件，包括：
在半导体衬底上形成的第一沟槽和第二沟槽；所述第一沟槽的宽度小于所述第二沟槽；
所述第一沟槽内形成有第一氧化层以及位于所述第一氧化层上且填充在所述第一沟槽内的第一介质层；
所述第二沟槽内形成有所述第一氧化层和所述第一介质层，所述第一介质层中形成有静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的P+型区和N+型区。
可选的，还包括：
位于第二沟槽内且形成在所述第一介质层上的第二介质层；
在所述第二介质层中形成有导电层，所述导电层的底部接触所述N+型区。
可选的，在所述第一沟槽中的所述第一介质层上，以及在所述半导体衬底上的所述第一氧化层上形成有所述第二介质层；
在所述第二介质层以及所述第一氧化层中开设有接触孔，所述接触孔内填充有所述导电层。
本发明的带有ESD结构的沟槽型半导体器件及其制造方法，通过在半导体衬底上形成第一沟槽和第二沟槽；第一沟槽的宽度小于第二沟槽；并在形成第一沟槽和第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层，且第一介质层完全填充该第一沟槽；在第一介质层上涂覆第一掩膜介质，且第一掩膜介质完全填充第二沟槽；去除第一沟槽与第二沟槽外的第一介质层；去除第二沟槽内的第一掩膜介质；在第二沟槽内形成静电放电ESD结构的离子注入区，该离子注入区包括并列且交替排列的P+型区和N+型区。从而通过将ESD结构的离子注入区设置在大于第一沟槽的第二沟槽内，使得该ESD结构在形成过程中不需要采用光刻掩模版进行光刻刻蚀，而直接采用回刻的方式将沟槽型半导体器件沟槽外部平面处的多晶硅刻蚀掉，进而简化了带有ESD结构的沟槽型半导体器件的制作工艺，降低制作成本。
附图说明
图1为一示例性实施例示出的带有ESD结构的沟槽型半导体器件的制造方法的流程图；
图2～图10为图1所示实施例的带有ESD结构的沟槽型半导体器件的制造方法中各个步骤的剖面结构示意图；
图11为一示例性实施例示出的带有ESD结构的沟槽型半导体器件的剖面结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为一示例性实施例示出的带有ESD结构的沟槽型半导体器件的制造方法的流程图，图2～图10为图1所示实施例的带有ESD结构的沟槽型半导体器件的制造方法中各个步骤的剖面结构示意图，图11为一示例性实施例示出的带有ESD结构的沟槽型半导体器件的剖面结构示意图，如图1～11所示，本实施例的方法包括：
步骤101、在半导体衬底上形成第一沟槽21和第二沟槽22。
具体的，第一沟槽21的宽度小于第二沟槽22的宽度；第一沟槽21一侧的区域为元胞区，第二沟槽22一侧的区域为构建ESD结构的静电放电保护区。半导体衬底自下而上包括：N型衬底1、N型外延层2。其中，该第一沟槽21与第二沟槽22的形成过程是通过：在N型外延层2上表面生长第二氧化层23；该第二氧化层23的生长温度优选为900～1100摄氏度，第二氧化层23的厚度优选为0.01～0.20μm。再根据第一沟槽21和第二沟槽22的预置位置，在预置位置处对第二氧化层23和N型外延层2进行光刻与刻蚀，得到第一沟槽21和第二沟槽22。通过在预置位置处定义出第一沟槽21与第二沟槽22的刻蚀宽度，将预置位置处的第二氧化层23及部分N型外延层2刻蚀掉，由于有该第二氧化层23的保护，使得第一沟槽21和第二沟槽22外的N型外延层2不会被刻蚀掉，刻蚀后的半导体衬底如图2所示。其中第二氧化层23可以为硬掩模，刻蚀出该第一沟槽21与第二沟槽22后，采用缓冲氧化蚀刻剂BOE(Buffered Oxide Etchant)将该第二氧化层23腐蚀掉，以去除该N型外延层2表面的第二氧化层23。
步骤102、在形成第一沟槽21和第二沟槽22后的半导体衬底上依次形成第一氧化层3和第一介质层4，且第一介质层4完全覆盖该第一沟槽21。
具体的，如图3所示，在N型外延层2表面以及第一沟槽21和第二沟槽22的内壁上形成第一氧化层3，再在该第一氧化层3上形成第一介质层4。
步骤103、在第一介质层4上涂覆第一掩膜介质5，且第一掩膜介质5完全填充该第二沟槽22。
具体的，该第一掩膜介质可以为旋涂玻璃SOG(spin on glass)或光刻胶。由于SOG属于液态物质，图3中凹下去的第二沟槽22内被SOG填平，形成如图4所示的结构。
步骤104、去除第一沟槽21与第二沟槽22外的第一介质层4。
具体的，对第一介质层4进行刻蚀，刻蚀方式可以采用干法刻蚀，将第一介质层4上均匀厚度的第一掩膜介质5以及第一氧化层3上均匀厚度的第一介质层4刻蚀掉，刻蚀后形成如图5所示的结构。此步骤的刻蚀是对一整层的第一掩膜介质5以及第一介质层4进行刻蚀，因此不需要借助光刻掩膜版定义出刻蚀区域，可以采用直接回刻将第一氧化层3上的第一介质层4全部刻蚀掉，简化了工艺流程，提高了半导体形成的效率。
步骤105、去除第二沟槽22内的第一掩膜介质5。
具体的，可以采用湿法腐蚀工艺去除第二沟槽22中的SOG或光刻胶，得到如图6所示的结构图。
步骤106、在第二沟槽22内形成静电放电ESD结构的离子注入区，该离子注入区包括并列且交替排列的P+型区28和N+型区26。
具体的，离子注入过程可以为：首先，注入P型离子，以在半导体衬底内形成P-体区24。该P型离子可以为硼离子；其注入条件优选为：注入剂量1.0E13～1.0E15个/cm2(即1013～1015个/cm2)能量为80KEV～120KEV。再在高温炉管中进行P-体区的驱入，其中，驱入温度为900～1200摄氏度；时间为60～180分钟；从而在半导体衬底内形成如图7所示的P-体区24。再在形成P-体区24后的半导体衬底上涂覆第二掩膜介质6，其中，第二掩膜介质6在第二沟槽22内根据第一预设区域定义的区域进行涂覆，注入N型离子，以在P-体区内形成N+源区25，并且在第二沟槽22内形成N+型区26；去除第二掩膜介质6。N型离子可以为磷离子；磷离子的注入条件为：注入剂量为1.0E15～1.0E16个/cm2(即1015～1016个/cm2)；能量为100KEV～150KEV。离子注入时，在预定位置进行注入，其他位置用光刻胶等掩膜介质覆盖，以防止离子注入损伤半导体器件的功能，因此，在第二掩膜介质6的阻挡作用下，涂覆了第二掩膜介质6的第一预设区域能够阻挡N型离子的注入，使没有涂覆第二掩膜介质6的其他区域被N型离子注入，形成如图8所示的N+源区25，及在第二沟槽22内形成N+型区26。再在形成N+源区25后的半导体衬底上涂覆第三掩膜介质7，其中，第三掩膜介质7在第二沟槽22内根据第二预设区域定义的区域进行涂覆，注入P型离子，该P型离子可以为硼离子；第二P型离子的注入条件优选为：注入剂量为1.0E15～1.0E16个/cm2(即1015～1016个/cm2)；能量为50KEV～150KEV，以在P-体区24内形成P+型区27，并且在第二沟槽内22形成ESD结构的P+型区28；去除第三掩膜介质7。其中，第一预设区域与第二预设区域间隔设置，以使第二沟槽22内形成如图9所示的并列且交替排列的P+型区28和N+型区26。
本实施例的带有ESD结构的沟槽型半导体器件的制造方法，通过在半导体衬底上形成第一沟槽和第二沟槽；第一沟槽的宽度小于第二沟槽；并在形成第一沟槽和第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层，且第一介质层完全填充该第一沟槽；在第一介质层上涂覆第一掩膜介质，且第一掩膜介质完全填充第二沟槽；去除第一沟槽与第二沟槽外的第一介质层；去除第二沟槽内的第一掩膜介质；在第二沟槽内形成静电放电ESD结构的离子注入区，该离子注入区包括并列且交替排列的P+型区和N+型区。从而通过将ESD结构的离子注入区设置在大于第一沟槽的第二沟槽内，使得该ESD结构在形成过程中不需要采用光刻掩模版进行光刻刻蚀，而直接采用回刻的方式将沟槽型半导体器件沟槽外部平面处的多晶硅刻蚀掉，进而简化了带有ESD结构的沟槽型半导体器件的制作工艺，降低制作成本。
进一步地，在上述实施例的基础上，步骤102、在形成第一沟槽21和第二沟槽22后的半导体衬底上依次形成第一氧化层3和第一介质层4具体可以包括：在形成第一沟槽21和第二沟槽22后的半导体衬底上生长第一氧化层3，第一氧化层3为栅氧化层；在第一氧化层表面生长第一介质层4，该第一介质层4为多晶硅层；其中，多晶硅层的生长温度优选为500～700摄氏度；多晶硅层的厚度优选为0.05～2.0微米。
进一步地，在步骤106、在第二沟槽22内形成静电放电ESD结构的离子注入区，该离子注入区包括并列且交替排列的P+型区28和N+型区26之后，还可以包括：在形成有P+型区28后的半导体衬底上形成第二介质层8。优选的，该第二介质层8为二氧化硅层。根据接触孔预设位置，对第二介质层8以及第二沟槽22外的第一氧化层3进行刻蚀，形成接触孔9。如图10所示。在接触孔9内形成导电层10，以形成带有ESD结构的沟槽型半导体器件。如图11所示。
具体的，通过光刻与刻蚀在第二介质层8以及第二沟槽22外的第一氧化层3进行刻蚀，形成接触孔9；并在第二沟槽22内的第二介质层8上刻蚀得到接触孔9。再采用溅射的方式生长出导电层10，该导电层10为金属层；金属层为铝硅铜的合金；且导电层10的厚度优选为为0.01～0.50μm。
图11为一示例性实施例示出的带有ESD结构的沟槽型半导体器件的剖面结构示意图，如图11所示，该带有ESD结构的沟槽型半导体器件包括：在半导体衬底上形成的第一沟槽21和第二沟槽22；第一沟槽21的宽度小于第二沟槽22；第一沟槽21内形成有第一氧化层3以及位于第一氧化层3上且填充在第一沟槽21内的第一介质层4；第二沟槽22内形成有第一氧化层3和第一介质层4，第一介质层4中形成有静电放电ESD结构的离子注入区，离子注入区包括并列且交替排列的P+型区28和N+型区26。
该半导体结构的具体形成过程可参考图1所示方法流程步骤，在此不再赘述。
进一步地，在上述实施例的基础上，还包括：位于第二沟槽22内且形成在第一介质层4上的第二介质层8；在第二介质层8中形成有导电层10，导电层10的底部接触N+型区26。
进一步地，在第一沟槽21中的第一介质层4上，以及在半导体衬底上的第一氧化层3上形成有第二介质层8；在第二介质层8以及第一氧化层3中开设有接触孔，接触孔内填充有导电层8。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种带有ESD结构的沟槽型半导体器件的制造方法，其特征在于，包括：
在半导体衬底上形成第一沟槽和第二沟槽；所述第一沟槽的宽度小于所述第二沟槽的宽度；
在形成所述第一沟槽和所述第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层，且所述第一介质层完全填充所述第一沟槽；
在所述第一介质层上涂覆第一掩膜介质，且所述第一掩膜介质完全填充所述第二沟槽；
去除所述第一沟槽与所述第二沟槽外的所述第一介质层；
去除所述第二沟槽内的所述第一掩膜介质；
在所述第二沟槽内形成静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的P+型区和N+型区。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底自下而上包括：N型衬底、N型外延层；所述在半导体衬底上形成第一沟槽和第二沟槽之前，还包括：
在所述N型外延层上表面生长第二氧化层；所述第二氧化层的生长温度为900～1100摄氏度，所述第二氧化层的厚度为0.01～0.20微米；
相应的，所述在半导体衬底上形成第一沟槽和第二沟槽包括：根据所述第一沟槽和所述第二沟槽的预置位置，在所述预置位置处对所述第二氧化层和所述N型外延层进行光刻与刻蚀，得到所述第一沟槽和所述第二沟槽；
相应的，所述在半导体衬底上形成第一沟槽和第二沟槽之后，还包括：去除所述N型外延层表面的所述第二氧化层。
3.根据权利要求1所述的方法，其特征在于，所述第一介质层为多晶硅层；相应的，所述在形成所述第一沟槽和所述第二沟槽后的半导体衬底上依次形成第一氧化层和第一介质层包括：
在形成所述第一沟槽和所述第二沟槽后的半导体衬底上生长所述第一氧化层，所述第一氧化层为栅氧化层；
在所述第一氧化层表面生长所述多晶硅层；所述多晶硅层的生长温度为500～700摄氏度；所述多晶硅层的厚度为0.05～2.0微米。
4.根据权利要求1所述的方法，其特征在于，所述第一掩膜介质为旋涂玻璃SOG或光刻胶。
5.根据权利要求1～4任一项所述的方法，其特征在于，所述在所述第二沟槽内形成有静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的第一P+型区和第一N+型区包括：
在所述第二沟槽内的所述第一介质层上的第一预设区域涂覆第二掩膜介质，注入N型离子，以在所述第二沟槽内形成所述ESD结构的所述N+型区；去除所述第二掩膜介质；
在所述第二沟槽内的所述第一介质层上的第二预设区域涂覆第三掩膜介质，注入P型离子，以在所述第二沟槽内形成所述ESD结构的所述P+型区；去除所述第三掩膜介质；
所述第一预设区域与所述第二预设区域间隔设置，以使所述第二沟槽内形成所述并列且交替排列的所述P+型区和所述N+型区。
6.根据权利要求5所述的方法，其特征在于，所述N型离子为磷离子；所述磷离子的注入条件为：注入剂量为1.0E15～1.0E16个/cm2；能量为100KEV～150KEV；
所述P型离子为硼离子；所述硼离子的注入条件为：注入剂量为1.0E15～1.0E16个/cm2；能量为50KEV～150KEV。
7.一种带有ESD结构的沟槽型半导体器件，其特征在于，包括：
在半导体衬底上形成的第一沟槽和第二沟槽；所述第一沟槽的宽度小于所述第二沟槽；
所述第一沟槽内形成有第一氧化层以及位于所述第一氧化层上且填充在所述第一沟槽内的第一介质层；
所述第二沟槽内形成有所述第一氧化层和所述第一介质层，所述第一介质层中形成有静电放电ESD结构的离子注入区，所述离子注入区包括并列且交替排列的P+型区和N+型区。
8.根据权利要求7所述的半导体器件，其特征在于，还包括：
位于第二沟槽内且形成在所述第一介质层上的第二介质层；
在所述第二介质层中形成有导电层，所述导电层的底部接触所述N+型区。
9.根据权利要求8所述的半导体器件，其特征在于，
在所述第一沟槽中的所述第一介质层上，以及在所述半导体衬底上的所述第一氧化层上形成有所述第二介质层；
在所述第二介质层以及所述第一氧化层中开设有接触孔，所述接触孔内填充有所述导电层。
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