CN113421829B - 带esd的功率器件结构及其制备方法 - Google Patents

带esd的功率器件结构及其制备方法 Download PDF

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Abstract

本发明提供一种带ESD的功率器件结构及其制备方法。器件包括N型衬底、N型外延层，第一沟槽、第二沟槽、P型体区、P型有源区、N型有源区、介质层及金属电极，第一沟槽和第二沟槽在N型外延层内间隔分布，第一沟槽内包括栅氧化层和多晶硅ESD，且多晶硅ESD内形成有P型掺杂区；第二沟槽内包括栅氧化层和多晶硅栅极；P型体区位于各沟槽之间的N型外延层内；介质层覆盖第一沟槽、第二沟槽及P型体区；孔引出区位于介质层内，且与多晶硅ESD的P型掺杂区、P型有源区，第一沟槽及第二沟槽之间的P型体区内的N型有源区电接触；金属电极位于介质层上。本发明可以有效减小ESD结构的面积，有利于工艺平坦化和降低器件制备成本，有助于改善ESD漏电性能。

Description

带ESD的功率器件结构及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种功率器件，特别是涉及一种带ESD（Electro-Static discharge，静电释放）的功率器件结构及其制备方法。
背景技术
功率器件又称电子电力器件，广泛应用于各种消费类电子设备和工业设备中。功率器件在工作过程中，通常伴随有很大的电场强度和电流密度，因而会产生静电，如果不能有效释放静电，将会导致器件击穿，导致器件使用寿命缩短，严重时甚至可能导致器件烧毁而引发严重的生产生活事故。故而现在的功率器件通常自带静电防护装置，比如现有的带ESD的沟槽MOS器件如图1所示，包括N+型衬底21、N-型外延层22、P型体区23（p-body）、P+有源区24、N+有源区25、栅氧化层26、多晶硅层栅极27(poly gate)、介质层28、源极金属29、多晶硅ESD层30。该沟槽MOS器件中，多晶硅层的ESD（Electro-Static discharge，静电释放）结构原理是利用背靠背的ZENER二极管（齐纳二极管）的反向击穿特性进行静电释放。但齐纳二极管的静电泄放能力有限，远低于寄生三极管的静电泄放能力，且齐纳二极管通常有几十 pF 的电容，容易引起信号畸变。此外，多晶硅ESD层设置在硅表面之上，影响工艺的平坦化；多晶硅ESD的反偏漏电远高于单晶PN的反偏漏电。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种带ESD的功率器件结构及其制备方法，用于解决现有技术中的沟槽MOS器件利用背靠背的ZENER二极管（齐纳二极管）实现静电保护存在的静电泄放能力有限，容易引起信号畸变，以及导致反偏漏电增加和影响器件的平坦化等问题。
为实现上述目的及其他相关目的，本发明提供一种带ESD的功率器件结构的制备方法，包括步骤：
提供N型衬底，于所述N型衬底上形成N型外延层；
于所述N型外延层上形成掩膜材料层；
依所述掩膜材料层进行光刻刻蚀以形成间隔分布的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽自所述掩膜材料层向下延伸到所述N型外延层内；
去除残余的掩膜材料层；
于所述第一沟槽和第二沟槽的内表面及N型外延层的表面形成栅氧化层；
于所述第一沟槽和第二沟槽内填充多晶硅，第一沟槽内的多晶硅构成多晶硅ESD，第二沟槽内的多晶硅构成多晶硅栅极；
对各沟槽之间的所述N型外延层进行P型离子掺杂，并经推阱退火形成P型体区；
进行离子注入以于所述第一沟槽内形成多晶硅ESD的P型掺杂区，于第一沟槽及第二沟槽之间的P型体区内形成N型有源区，以及于第二沟槽之间的P型体区内形成相邻接的N型有源区和P型有源区；
形成介质层，所述介质层覆盖所述第一沟槽、第二沟槽及P型体区；
于所述介质层中形成接触孔，所述接触孔显露出所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区；
于所述接触孔内填充导电材料以形成孔引出区，以分别将所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区电性引出；
于所述介质层上形成金属电极，所述金属电极与所述孔引出区电连接，所述多晶硅ESD的P型掺杂区与所述P型体区经所述金属电极实现电连接。
可选地，形成所述N型外延层后，还包括于所述N型外延层的表面形成自然氧化层，之后经清洗去除所述自然氧化层的步骤，之后于所述N型外延层上形成所述掩膜材料层。
可选地，所述掩膜材料层的材质包括氧化硅，所述掩膜材料层的厚度为2000埃-4000埃，形成所述掩膜材料层的方法包括气相沉积法。
可选地，去除残余的掩膜材料层后还包括对去除残余的掩膜材料层后得到的结构表面进行清洗，之后于该结构表面生长牺牲氧化层，之后去除该牺牲氧化层，之后再形成所述栅氧化层。
可选地，形成所述牺牲氧化层和栅氧化层的方法包括热氧化法，所述栅氧化层的厚度大于所述牺牲氧化层的厚度。
可选地，于所述接触孔内填充导电材料以形成孔引出区的步骤包括依次于所述接触孔的底部和侧壁表面形成钛层和氮化钛层，之后采用金属钨填充所述接触孔的剩余空间。
可选地，所述钛层的厚度为200埃-400埃，所述氮化钛层的厚度为300埃-500埃。
可选地，形成金属电极的步骤包括于形成孔引出区后得到的结构表面沉积金属材料层，之后进行选择性刻蚀。
本发明还提供一种带ESD的功率器件结构，包括：N型衬底、N型外延层，第一沟槽、第二沟槽、P型体区、P型有源区、N型有源区、介质层及金属电极，所述N型外延层位于所述N型衬底上，所述第一沟槽和第二沟槽在所述N型外延层内间隔分布，所述第一沟槽内包括栅氧化层和位于栅氧化层内侧的多晶硅ESD，且所述多晶硅ESD内形成有P型掺杂区；所述第二沟槽内包括栅氧化层和位于栅氧化层内侧的多晶硅栅极；所述P型体区位于各沟槽之间的N型外延层内，所述N型有源区位于所述P型体区内，所述P型有源区位于所述第二沟槽之间的所述P型体区内，且与所述N型有源区相邻接；所述介质层覆盖所述第一沟槽、第二沟槽及P型体区；所述孔引出区位于所述介质层内，且与所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区电接触；所述金属电极位于所述介质层上，且与所述孔引出区电连接，所述多晶硅ESD的P型掺杂区与所述P型体区经所述金属电极实现电连接。
可选地，所述第一沟槽内形成有多个间隔分布的P型掺杂区，各P型掺杂区通过不同的孔引出区和金属电极实现电性引出。
如上所述，本发明的带ESD的功率器件结构及其制备方法，具有以下有益效果：本发明经改善的结构和流程设计，在不需要额外增加光刻的情况下，利用器件本身的结构设计增加了额外的沟槽型寄生ESD结构区域。通过寄生ESD结构，把专用的ESD 多晶硅层转移到了沟槽多晶硅中，从而可以有效减小ESD结构的面积，有利于降低器件制备成本。同时，将ESD结构设置于沟槽内而非器件表面，有助于器件的表面平坦化和进一步小型化。另外，寄生ESD结构与P型体区串联，有助于改善ESD漏电性能，最终可提高器件性能和延长器件使用寿命。
附图说明
图1显示为现有技术中的带多晶硅ESD的沟槽MOS器件的截面结构示意图。
图2-12显示为依本发明提供的制备方法制备带ESD的功率器件结构于各步骤中呈现出的截面结构示意图。
元件标号说明
1-N型衬底；2-N型外延层；3-掩膜材料层；4-第一沟槽；5-第二沟槽；6-栅氧化层；7-多晶硅ESD；8-多晶硅栅极；9-P型体区；10-P型掺杂区；11-N型有源区；12-P型有源区；13-介质层；14-孔引出区；15-金属电极；16-自然氧化层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为使图示尽量简洁，各附图中并未对所有的结构全部标示。
现有的带ESD的沟槽MOS器件在P型体区上方设置多晶硅ESD层（参考图1），以利用背靠背的ZENER二极管（齐纳二极管）的反向击穿特性进行静电释放。但齐纳二极管的静电泄放能力有限，远低于寄生三极管的静电泄放能力，且齐纳二极管通常有几十 pF 的电容，容易引起信号畸变。此外，多晶硅ESD层设置在硅表面之上，影响工艺的平坦化；多晶硅ESD的反偏漏电远高于单晶PN的反偏漏电。对此，本申请的发明人经长期研究，提出了一种改善方案。
具体地，本发明提供一种带ESD的功率器件结构的制备方法，包括步骤：
S1：提供N型衬底1，于所述N型衬底1上形成N型外延层2；所述N型外延层2可通过化学气相沉积工艺形成于所述N型衬底1上，具体可以参考图2和3所示；
S2：于所述N型外延层2上形成掩膜材料层3，所述掩膜材料层3包括但不限于氧化硅层和氮化硅层中的一种或两种，比如本示例中，所述掩膜材料层3的材质为单一的氧化硅层，所述掩膜材料层3的厚度为2000埃-4000埃（包括端点值，本说明书中在涉及数值范围的描述时，如无特殊说明，均包括端点值），较优地为3000埃，形成所述掩膜材料层3的方法优选但不限于化学气相沉积法，该步骤后得到的结构如图4所示；
S3：依所述掩膜材料层3进行光刻刻蚀以形成间隔分布的第一沟槽4和第二沟槽5，所述第一沟槽4和第二沟槽5自所述掩膜材料层3向下延伸到所述N型外延层2内，但优选均不贯穿所述N型外延层2，即所述第一沟槽4和第二沟槽5的底部均与所述N型衬底1具有间距，所述第一沟槽4和第二沟槽5均可以为单个或多个，且在本示例中，第一沟槽4的横截面尺寸大于第二沟槽5的横截面尺寸；
S4：采用湿法刻蚀和/或干法刻蚀去除残余的掩膜材料层3以显露出N型外延层2的上表面，该步骤后得到的结构如图5所示；
S5：于所述第一沟槽4和第二沟槽5的内表面（包括沟槽底部表面和侧壁表面）及N型外延层2的表面形成栅氧化层6，且该步骤之前，还可以先对去除残余的掩膜材料层3后得到的结构表面进行清洗，之后采用包括但不限于热氧化法，更具体地如采用湿氧氧化法于该结构表面生长牺牲氧化层，之后去除该牺牲氧化层，之后再形成所述栅氧化层6，有助于去除杂质离子，提高栅氧化层6的品质，该步骤后得到的结构如图6所示；
S6：于所述第一沟槽4和第二沟槽5内填充多晶硅，第一沟槽4内的多晶硅构成多晶硅ESD7，第二沟槽5内的多晶硅构成多晶硅栅极8以用于控制器件的导通和关闭，该步骤后得到的结构如图7所示；该步骤中，形成多晶硅的方法包括但不限于气相沉积法；为确保各沟槽内的多晶硅的充分填充，可于前述步骤后得到的整个结构的表面以及各沟槽内填充多晶硅层，之后进行回刻去除多余的多晶硅；
S7：对各沟槽之间（包括第一沟槽4和第二沟槽5之间、第一沟槽4和第一沟槽4之间、第一沟槽4和第二沟槽5之间）的所述N型外延层2自顶部向下进行P型离子的轻掺杂，比如硼掺杂，并经推阱退火形成P型体区9，以作为器件的沟道形成区，P型体区9的深度均优选不超过沟槽深度，该步骤后得到的结构如图8所示；
S8：进行离子注入以于所述第一沟槽4内形成多晶硅ESD7的P型掺杂区10（比如进行硼离子、铟离子的重掺杂），于第一沟槽4及第二沟槽5之间的P型体区9内形成N型有源区11（比如进行磷原子的重掺杂），以及于除与第一沟槽4相邻的P型体区9之外的其他P型体区9，包括但不限于第二沟槽5之间的P型体区9内形成相邻接的N型有源区11和P型有源区12，该区域的P型有源区12优选形成在两个N型有源区11之间，各有源区的深度均优选不超过P型体区9的深度；该步骤后得到的结构如图9所示；
S9：采用包括但不限于气相沉积工艺形成介质层13，所述介质层13覆盖所述第一沟槽4、第二沟槽5及P型体区9（之后N型外延层上的栅氧化层将汇入介质层），该步骤后得到的结构如图10所示；所述介质层13的材质包括但不限于氮化硅、氮氧化硅或其他高K介质材料，所述介质层13的厚度优选大于等于5000埃；
S10：采用包括但不限于光刻刻蚀工艺于所述介质层13中形成接触孔，所述接触孔显露出所述多晶硅ESD7的P型掺杂区10、P型有源区12，以及第一沟槽4及第二沟槽5之间的P型体区9内的N型有源区11；
S11：于所述接触孔内填充导电材料以形成孔引出区14，以分别将所述多晶硅ESD7的P型掺杂区10、P型有源区12，以及第一沟槽4及第二沟槽5之间的P型体区9内的N型有源区11电性引出，该步骤后得到的结构如图11所示；
S12：于所述介质层13上形成金属电极15，所述金属电极15与所述孔引出区14电连接，所述多晶硅ESD7的P型掺杂区10与所述P型体区9经所述金属电极15实现电连接（准确地说是串联），该步骤后得到的结构如图12所示，可以看到，多晶硅栅极8和金属电极15之间被介质层13所隔离开，而所述第一沟槽4区域连同与其相连接的P型体区9以及第一沟槽4和该P型体区9的孔引出区14及电连接的金属电极15构成寄生ESD结构区域A。
本发明经改善的结构和流程设计，在不需要额外增加光刻的情况下，利用器件本身的结构设计增加了额外的沟槽型寄生ESD结构区域。通过寄生ESD结构，把专用的ESD 多晶硅层转移到了沟槽内，从而可以有效减小ESD结构的面积，有利于降低器件制备成本。同时，将ESD结构设置于沟槽内而非器件表面，有助于器件的表面平坦化和进一步小型化。另外，寄生ESD结构与P型体区串联，有助于改善ESD漏电性能，最终提高器件性能和延长器件使用寿命。
作为示例，在形成所述N型外延层2之前，可以先对所述N型衬底1进行清洗；比如在一示例中，形成所述N型外延层2后，还可以先于所述N型外延层2的表面形成自然氧化层16，得到如图2所示的结构，之后经清洗去除所述自然氧化层16，比如采用RCA清洗法进行清洗，得到如图3所示的结构。当然，所述自然氧化层16也可以并非是刻意形成，而是将形成有N型外延层2的N型衬底1暴露在含氧环境中自然形成，但形成自然氧化层16再通过清洗去除，可以有效去除N型外延层2表面的杂质离子，比如去除金属离子，有助于提高N型外延层2的品质，提高器件良率。所述自然氧化层16的厚度优选为200埃-600埃，较佳地为500埃。
作为示例，所述栅氧化层6优选采用但不限于热氧化法，尤其是干氧氧化工艺形成，所述栅氧化层6可根据阈值电压需求做相应匹配，但优选所述栅氧化层6的厚度优选大于牺牲氧化层的厚度，以在确保器件性能的同时缩短制程时间，比如牺牲氧化层为100-300埃，更优选地为200埃，而栅氧化层6可为300-600埃，更优选地为500埃。
作为示例，所述第一沟槽4内的P型掺杂区10可以为2个及以上，相邻的两个器件可以共用一个ESD区域，有助于器件小型化。
作为示例，于所述接触孔内填充导电材料以形成孔引出区14的步骤包括先采用包括但不限于化学气相沉积工艺依次于所述接触孔的底部和侧壁表面形成钛层和氮化钛层作为金属过渡层，之后采用包括但不限于物理气相沉积工艺将金属钨填充所述接触孔的剩余空间。在进一步的示例中，所述钛层的厚度为200埃-400埃，更优选为300埃，所述氮化钛层的厚度为300埃-500埃，优选为500埃。
作为示例，形成金属电极15的步骤包括于形成孔引出区14后得到的结构表面沉积金属材料层，之后进行选择性刻蚀以形成源极金属电极15（位于第二沟槽5之间的P型体区9上方的电极）和ESD金属电极15（包括将第一沟槽4内P型掺杂区10电性引出的电极），所述金属电极15的材质包括但不限于金、铜、铝、银等单一金属或合金。
本发明还提供一种带ESD的功率器件结构。所述带ESD的功率器件结构可采用前述任一方案制备而成，故前述对所述带ESD的功率器件结构的介绍可全文引用至此，当然该器件结构也可以采用其他方法制备而成，此处不做严格限制。具体地，如图12所示，所述带ESD的功率器件结构包括N型衬底1、N型外延层2，第一沟槽4、第二沟槽5、P型体区9、P型有源区12、N型有源区11、介质层13及金属电极15，所述N型外延层2的掺杂浓度小于各有源区的掺杂浓度，或者说，所述N型外延层2为轻掺杂而各有源区为重掺杂，所述N型外延层2位于所述N型衬底1上，所述第一沟槽4和第二沟槽5在所述N型外延层2内间隔分布，第一沟槽4和第二沟槽5均可以为单个或多个（本示例中的第一沟槽4为单个而第二沟槽5为多个，且第一沟槽4的横截面尺寸大于第二沟槽5的横截面尺寸），所述第一沟槽4内包括栅氧化层6和位于栅氧化层6内侧的多晶硅ESD7，且所述多晶硅ESD7内形成有P型掺杂区10；所述第二沟槽5内包括栅氧化层6和位于栅氧化层6内侧的多晶硅栅极8；所述P型体区9位于各沟槽之间的N型外延层2内，所述N型有源区11位于所述P型体区9内，所述P型有源区12位于所述第二沟槽5之间的所述P型体区9内，且与所述N型有源区11相邻接；所述介质层13覆盖所述第一沟槽4、第二沟槽5及P型体区9；所述孔引出区14位于所述介质层13内，且与所述多晶硅ESD7的P型掺杂区10、P型有源区12，以及第一沟槽4及第二沟槽5之间的P型体区9内的N型有源区11电接触；所述金属电极15位于所述介质层13上，且与所述孔引出区14电连接，所述多晶硅ESD7的P型掺杂区10与所述P型体区9经所述金属电极15实现电连接。所述第一沟槽4和第二沟槽5的深度优选不超过N型外延层2的深度，P型体区9的深度优选不超过第一沟槽4和第二沟槽5的深度，而各有源区的深度优选不超过P型体区9的深度。所述第一沟槽4区域连同与其相连接的P型体区9以及第一沟槽4和该P型体区9的孔引出区14及电连接的金属电极15构成寄生ESD结构区域A。对所述带ESD的功率器件结构的更多介绍还请参考前述内容，出于简洁的目的不再赘述。通过寄生ESD结构，把专用的ESD 多晶硅层转移到了沟槽之中，从而可以有效减小ESD结构的面积，有利于降低器件制备成本。同时，将ESD结构设置于沟槽内而非器件表面，有助于器件的表面平坦化和进一步小型化。另外，寄生ESD结构与P型体区9串联，有助于改善ESD漏电性能，最终提高器件性能和延长器件使用寿命。
作为示例，所述第一沟槽4内形成有多个间隔分布的P型掺杂区10，各P型掺杂区10通过不同的孔引出区14和金属电极15实现电性引出，因而相邻的两个器件结构可共用一个ESD区域，有助于器件的小型化。
综上所述，本发明提供一种带ESD的功率器件结构及其制备方法。本发明经改善的结构和流程设计，在不需要额外增加光刻的情况下，利用器件本身的结构设计增加了额外的沟槽型寄生ESD结构区域。通过寄生ESD结构，把专用的ESD 多晶硅层转移到了沟槽中，从而可以有效减小ESD结构的面积，有利于降低器件制备成本。同时，将ESD结构设置于沟槽内而非器件表面，有助于器件的表面平坦化和进一步小型化。另外，寄生ESD结构与P型体区串联，有助于改善ESD漏电性能，最终可提高器件性能和延长器件使用寿命。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种带ESD的功率器件结构的制备方法，其特征在于，包括步骤：
提供N型衬底，于所述N型衬底上形成N型外延层；
于所述N型外延层上形成掩膜材料层；
依所述掩膜材料层进行光刻刻蚀以形成间隔分布的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽自所述掩膜材料层向下延伸到所述N型外延层内；
去除残余的掩膜材料层；
于所述第一沟槽和第二沟槽的内表面及N型外延层的表面形成栅氧化层；
于所述第一沟槽和第二沟槽内填充多晶硅，第一沟槽内的多晶硅构成多晶硅ESD，第二沟槽内的多晶硅构成多晶硅栅极；
对各沟槽之间的所述N型外延层进行P型离子掺杂，并经推阱退火形成P型体区；
进行离子注入以于所述第一沟槽内形成多晶硅ESD的P型掺杂区，于第一沟槽及第二沟槽之间的P型体区内形成N型有源区，以及于第二沟槽之间的P型体区内形成相邻接的N型有源区和P型有源区；
形成介质层，所述介质层覆盖所述第一沟槽、第二沟槽及P型体区；
于所述介质层中形成接触孔，所述接触孔显露出所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区；
于所述接触孔内填充导电材料以形成孔引出区，以分别将所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区电性引出；
于所述介质层上形成金属电极，所述金属电极与所述孔引出区电连接，所述多晶硅ESD的P型掺杂区与所述P型体区经所述金属电极实现电连接；
其中，在第一沟槽和第二沟槽之间的P型体区内形成有两个N型有源区，靠近第二沟槽的N型有源区通过孔引出区与源极金属连接，靠近第一沟槽的N型有源区通过孔引出区和金属电极与多晶硅ESD中的靠近第二沟槽的P型掺杂区相连。
2.根据权利要求1所述的制备方法，其特征在于，形成所述N型外延层后，还包括于所述N型外延层的表面形成自然氧化层，之后经清洗去除所述自然氧化层的步骤。
3.根据权利要求1所述的制备方法，其特征在于，所述掩膜材料层的材质包括氧化硅，所述掩膜材料层的厚度为2000埃-4000埃，形成所述掩膜材料层的方法包括气相沉积法。
4.根据权利要求1所述的制备方法，其特征在于，去除残余的掩膜材料层后还包括对去除残余的掩膜材料层后得到的结构表面进行清洗，之后于该结构表面生长牺牲氧化层，之后去除该牺牲氧化层，之后再形成所述栅氧化层。
5.根据权利要求4所述的制备方法，其特征在于，形成所述牺牲氧化层和栅氧化层的方法包括热氧化法，所述栅氧化层的厚度大于所述牺牲氧化层的厚度。
6.根据权利要求1所述的制备方法，其特征在于，于所述接触孔内填充导电材料以形成孔引出区的步骤包括依次于所述接触孔的底部和侧壁表面形成钛层和氮化钛层，之后采用金属钨填充所述接触孔的剩余空间。
7.根据权利要求6所述的制备方法，其特征在于，所述钛层的厚度为200埃-400埃，所述氮化钛层的厚度为300埃-500埃。
8.根据权利要求1-7任一项所述的制备方法，其特征在于，形成金属电极的步骤包括于形成孔引出区后得到的结构表面沉积金属材料层，之后进行选择性刻蚀。
9.一种带ESD的功率器件结构，其特征在于，包括：N型衬底、N型外延层，第一沟槽、第二沟槽、P型体区、P型有源区、N型有源区、介质层、孔引出区及金属电极，所述N型外延层位于所述N型衬底上，所述第一沟槽和第二沟槽在所述N型外延层内间隔分布，所述第一沟槽内包括栅氧化层和位于栅氧化层内侧的多晶硅ESD，且所述多晶硅ESD内形成有P型掺杂区；所述第二沟槽内包括栅氧化层和位于栅氧化层内侧的多晶硅栅极；所述P型体区位于各沟槽之间的N型外延层内，所述N型有源区位于所述P型体区内，所述P型有源区位于所述第二沟槽之间的所述P型体区内，且与所述N型有源区相邻接；所述介质层覆盖所述第一沟槽、第二沟槽及P型体区；所述孔引出区位于所述介质层内，且与所述多晶硅ESD的P型掺杂区、P型有源区，以及第一沟槽及第二沟槽之间的P型体区内的N型有源区电接触；所述金属电极位于所述介质层上，且与所述孔引出区电连接，所述多晶硅ESD的P型掺杂区与所述P型体区经所述金属电极实现电连接；其中，在第一沟槽和第二沟槽之间的P型体区内形成有两个N型有源区，靠近第二沟槽的N型有源区通过孔引出区与源极金属连接，靠近第一沟槽的N型有源区通过孔引出区和金属电极与多晶硅ESD中的靠近第二沟槽的P型掺杂区相连。
10.根据权利要求9所述的带ESD的功率器件结构，其特征在于，所述第一沟槽内形成有多个间隔分布的P型掺杂区，各P型掺杂区通过不同的孔引出区和金属电极实现电性引出。
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