CN112713192A - 具备静电保护能力的屏蔽栅沟槽mosfet器件及制造方法 - Google Patents
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Abstract
本发明涉及一种具备静电保护能力的屏蔽栅沟槽MOSFET器件及制造方法；方法包括：提供衬底，于衬底上表面形成外延层；在外延层上刻蚀得到第一沟槽和第二沟槽；于第一沟槽和第二沟槽之内形成第一介质层和第一多晶硅层；在第二沟槽之内形成屏蔽栅；沉积第二多晶硅层，第二多晶硅层包括填充于第二沟槽的上部区域的第二多晶硅层区块二和位于第一沟槽侧边的第二多晶硅层区块四；在第二沟槽旁侧形成体区；在体区的表层形成源区，同步的，在第二多晶硅层区块四上形成多个NPN结构的ESD保护二极管；本发明避免了现有技术中第一次多晶硅淀积进而形成台阶对形貌及器件可靠性的影响，对于现有技术具有重大进步。
Description
技术领域
本发明涉及MOSFET器件及其制造方法，具体涉及一种具备静电保护能力的屏蔽栅沟槽MOSFET器件及制造方法。
背景技术
MOSFET的栅极和源极之间存在一层薄薄的栅氧化层，其在器件封装、运输、装配及使用过程中容易受到外来的意外高电压冲击，在栅极产生一个高电场，使得栅介质在高电场下发生绝缘击穿，从而使器件失效。因此在一些实际应用中，对MOSFET的栅极提供静电放电(ESD)的保护是必要的。通常的做法是，在MOSFET的栅极和源极之间并联二极管保护单元，当静电放电(ESD)产生的电压高于所述二极管的击穿电压时(所述二极管的击穿电压低于MOSFET的栅氧化层的击穿电压值)，二极管发生雪崩击穿，静电能量从二极管释放掉，从而避免了栅极和源极之间的栅氧化层受到破坏。为了降低电路板的尺寸及物料成本，通常将提供ESD保护功能的二极管集成于MOSFET器件中。
在申请号201910722915.6，名称为集成ESD保护的屏蔽栅沟槽MOSFET及制造方法的专利文献中，其MOSFET屏蔽栅的多晶硅，和形成MOSFET的ESD保护二极管的多晶硅，是同一层多晶硅(第一层多晶硅)，而形成MOSFET的栅极的多晶硅，是第二层多晶硅。但是，这篇专利文献所公开的方法具有很大缺陷，主要在于：
1.图1为现有技术中淀积氧化层的示意图。图2为氧化层刻蚀的示意图。图3为屏蔽栅与控制栅间氧化层形成的示意图。如图2所示，在氧化层刻蚀的时候，此时ESD保护区域的侧壁易形成氧化层残留。如果在回刻时加大刻蚀力度，可能导致屏蔽栅层间氧化层h1过小，而层间氧化层起到了对控制栅电极和屏蔽栅电极的隔离作用，若厚度不足或出现空洞，将对器件IGSS(栅源短路电流)产生不良影响。
2.如果为了解决上述的可能导致导致屏蔽栅层间氧化层h1过小的问题，可以考虑增加栅间氧化层厚度，这样会有两个结果A、trench深度h2不变，则栅极多晶硅h3减小，屏蔽效果差；B、栅极多晶硅h3保持不变，trench深度h2增加，则会影响器件BV(漏源击穿电压)/IDSS(饱和漏源电流)性能。
3.另一方面，采用第一层多晶硅制作屏蔽栅电极和ESD保护区域，总会在硅平台区域边缘由于刻蚀不净导致多晶硅残留，在版图上，则体现为条状，图4为多晶硅残留示意图。如图4所示，这样的残留在后续的工艺中易脱落，导致栅源短路，影响良率。
发明内容
针对现有技术的不足，本发明公开了一种具备静电保护能力的屏蔽栅沟槽MOSFET器件及制造方法。
本发明所采用的技术方案如下：
一种具备静电保护能力的屏蔽栅沟槽MOSFET器件的制作方法，包括；
步骤S1.提供衬底，于衬底上表面形成外延层；在外延层上刻蚀得到第一沟槽和第二沟槽；
步骤S2.于第一沟槽和第二沟槽之内形成第一介质层和第一多晶硅层；且在第一沟槽和第二沟槽之内，第一多晶硅层的高度均低于第一沟槽和第二沟槽的顶端；第一介质层在外延层和第一多晶硅层之间；
步骤S3.回刻第二沟槽中的上部区域的第一介质层和第一多晶硅层，并在第二沟槽的下部区域的上表面生成顶部介质层，使得在下部区域的第一多晶硅层区块三被围住；之后生成第二多晶硅层，第二多晶硅层包括填充于第二沟槽的上部区域的第二多晶硅层区块二和位于第一沟槽侧边的第二多晶硅层区块四；
步骤S4.在第二沟槽旁侧形成体区；在体区的表层形成源区，同步的，在第二多晶硅层区块四上形成多个NPN结构的ESD保护二极管；
步骤S5.形成第二介质层；在第二介质层之上形成源极金属和栅极金属；在衬底下表面形成漏极金属。
其进一步的技术方案为，所述步骤S2包括：
步骤S21.于第一沟槽的内表面、第二沟槽的内表面及外延层的上表面形成第一介质层，在第一介质层之上沉积第一多晶硅层；去除位于外延层的上表面的第一介质层及位于外延层的上表面的第一多晶硅层，保留第一沟槽和第二沟槽之内的第一介质层和第一多晶硅层；
步骤S22.刻蚀除去位于第二沟槽内的上部区域的第一介质层和第一多晶硅层，留下第二沟槽内的下部区域的第一介质层区块三及第一多晶硅层区块三；在第二沟槽内沉积顶部介质层，顶部介质层和第一介质层区块三将第一多晶硅层区块三封闭包围。
其进一步的技术方案为，所述步骤S3包括：
步骤S31.在外延层的上表面以及第二沟槽的侧壁通过热氧化工艺形成氧化层；之后于外延层之上的氧化层的表面以及第二沟槽之内的氧化层之间形成第二多晶硅层；
步骤S32.使用掩膜层在第一沟槽旁侧的第二多晶硅层中保留第二多晶硅层区块一；在第二多晶硅层区块一以外的其他区域去除位于外延层的上表面的氧化层和位于外延层上方的第二多晶硅层；保留位于第二沟槽的侧壁的氧化层作为栅氧化层，对第二多晶硅层区块一的进行P型轻掺杂形成P型轻掺杂的第二多晶硅层区块四。
其进一步的技术方案为，在所述步骤S4中，在第二沟槽旁侧形成P型轻掺杂的体区；在体区的表层形成N型重掺杂的源区，同步的，在第二多晶硅层区块四中进行N型重掺杂形成多个NPN结构的ESD保护二极管。一种根据如上任一项所述的制作方法所制作的MOSFET器件，MOSFET器件包括衬底；衬底为N型；衬底之上形成N型的外延层；在外延层上具有第一沟槽和第二沟槽；
在第一沟槽的内壁有第一介质层区块一；在第一介质层区块一之间填充有第一多晶硅层区块一；且第一介质层区块一的上表面低于第一沟槽的顶面，第一介质层区块一位于第一多晶硅层区块一和外延层之间；第一多晶硅层区块一作为MOSFET器件的一个屏蔽栅；
在第二沟槽的下部区域有被第一介质层区块三及顶部介质层包围的第一多晶硅层区块三；在顶部介质层之上的上部区域的侧壁覆盖有栅氧化层，在栅氧化层之间填充有N型重掺杂的第二多晶硅层区块三；第二多晶硅层区块三作为MOSFET器件的控制栅极；
在第二沟槽的侧部设置有P型轻掺杂的体区；体区的表层之中形成N型重掺杂的源区；源区作为MOSFET器件的源极；
在第一沟槽的侧部有ESD保护二极管；ESD保护二极管的两端并联于MOSFET器件的一个屏蔽栅和源极；
在外延层以及形成于外延层中的各个结构的上表面覆盖有第二介质层；在第二介质层之上覆盖有源极金属和栅极金属；在衬底的下表面覆盖漏极金属。
其进一步的技术方案为，源极金属有三个端头，源极金属的第一端头和源极金属的第二端头穿过第二介质层连接至源区，源极金属的第三端头穿过第二介质层连接至ESD保护二极管的一端；栅极金属有两个端头；栅极金属的第一端头穿过第二介质层连接至第一多晶硅层区块一，栅极金属的第二端头连接至ESD保护二极管的另一端。
其进一步的技术方案为，ESD保护二极管为由P型轻掺杂的第二多晶硅层区块四和在第二多晶硅层区块四之上间隔进行N型重掺杂所形成的第二多晶硅层区块五组成多个二极管串联而成。
本发明的有益效果如下：
本发明提供了一种具备静电保护能力的屏蔽栅沟槽MOSFET，其以两层多晶硅、更低成本的方法制程实现，在本发明中，形成MOSFET屏蔽栅的多晶硅，是第一层多晶硅(第一多晶硅层)，而形成MOSFET的栅极的多晶硅和形成MOSFET的ESD保护二极管的多晶硅，是第二层多晶硅(第二多晶硅层)；整个制造流程中只需要两层多晶硅方法，即可实现集成ESD保护的屏蔽栅沟槽MOSFET之器件结构，比传统方法减少了一层多晶硅方法，实现方法更简单，降低了制造复杂度和方法成本。
更重要的，减少了由于第一次注入多晶硅形成ESD调制区域导致的台阶以及由于窗口面积小导致的填充空隙，减少了栅极与漏极之间的漏电风险，增加了器件的可靠性，也即本发明避免了现有技术中第一次多晶硅淀积进而形成台阶对形貌及器件可靠性的影响，对于现有技术具有重大进步。
附图说明
图1为现有技术中淀积氧化层的示意图。
图2为氧化层刻蚀的示意图。
图3为屏蔽栅与控制栅间氧化层形成的示意图。
图4为多晶硅残留示意图。
图5为步骤S1的示意图。
图6为步骤S21的示意图。
图7为步骤S22的示意图。
图8为步骤S31的示意图。
图9为步骤S32的去除步骤的示意图。
图10为步骤S32中的掺杂步骤的示意图。
图11为步骤S4的示意图。
图12为步骤S5的示意图。
图中：1、衬底；2、外延层；3、第一沟槽；301、第一介质层区块一；302、第一多晶硅层区块一；4、第二沟槽；401、第一介质层区块二；402、第一多晶硅层区块二；403、第一介质层区块三；404、第一多晶硅层区块三；405、顶部介质层；5、栅氧化层；501、氧化层；6、第二多晶硅层；601、第二多晶硅层区块二；602、第二多晶硅层区块三；7、第二多晶硅层区块一；701、第二多晶硅层区块四；702、第二多晶硅层区块五；8、体区；9、源区；10、第二介质层；11、源极金属；12、栅极金属；13、漏极金属。
具体实施方式
下面结合附图，说明本发明的具体实施方式。
本发明公开了一种具备静电保护能力的屏蔽栅沟槽MOSFET器件及其制作方法。图5～图12示出了制作方法的一个实施例的步骤。具体的：
图5为步骤S1的示意图。如图5所示，在步骤S1中，提供N型衬底1，于衬底1上形成N型外延层2。N型外延层2位于N型衬底1之上。在外延层2上形成图形化掩膜层，采用干法刻蚀工艺对外延层2的上表面进行刻蚀得到第一沟槽3和第二沟槽4。
步骤S2为第一多晶硅层沉积以形成屏蔽栅的步骤。步骤S2见图6、图7所示。
图6为步骤S21的示意图。如图6所示，步骤S21，于第一沟槽3的内表面、第二沟槽4的内表面及外延层2的上表面，通过热氧化工艺形成第一介质层，在第一介质层之上淀积形成第一多晶硅层。采用化学机械研磨工艺去除位于外延层2的上表面的第一介质层及第一多晶硅层，保留第一沟槽3之内的第一介质层区块一301和第一多晶硅层区块一302，以及第二沟槽4之内的第一介质层区块二401和第一多晶硅层区块二402。且使得第一多晶硅层区块一302的上表面低于第一沟槽3的顶面，第一介质层区块一301位于第一多晶硅层区块一302和外延层2之间；第一多晶硅层区块二402的上表面低于第二沟槽4的顶面，第一介质层区块二401位于第一多晶硅层区块二402与外延层2之间。第一多晶硅层区块一302用作连接MOSFET器件源极的屏蔽栅。
图7为步骤S22的示意图，如图7所示，步骤S22，采用刻蚀工艺回刻去除位于第二沟槽4内的上部区域的第一介质层区块二401及位于第二沟槽4内的上部区域的第一多晶硅层区块二402，剩余第二沟槽4内下部区域的第一介质层区块三403及第一多晶硅层区块三404。之后再在第二沟槽4之内，第一介质层区块三403及第一多晶硅层区块三404的顶部沉积一层顶部介质层405，顶部介质层405和第一介质层区块三403将第一多晶硅层区块三404封闭包围。第一多晶硅层区块三404作为屏蔽栅结构。
步骤S3为沉积第二多晶硅层以形成MOSFET的栅极和ESD调制区域的过程。步骤S3见图8、图9、图10所示。
图8为步骤S31的示意图。如图6所示，在外延层2的上表面以及第二沟槽4的上部区域之内的侧壁通过热氧化工艺形成氧化层5，之后采用物理气相沉积工艺或者化学气相沉积工艺于外延层2的上表面的氧化层5的表面以及第二沟槽4之内形成第二多晶硅层6。
图9为步骤S32的去除步骤的示意图。如图7所示，步骤S32中，采用图形化掩膜层在第一沟槽3旁侧的第二多晶硅层6中保留第二多晶硅层区块一7，在第二多晶硅层区块一7以外的其他区域通过刻蚀工艺或化学机械研磨工艺去除位于外延层2的上表面的氧化层5和位于外延层2上方的第二多晶硅层6，保留位于第二沟槽4的侧壁的氧化层5作为栅氧化层501，留下填充于第二沟槽4中的上部区域的第二多晶硅层区块二601。
图10为步骤S32中的掺杂步骤的示意图。如图8所示，采用光刻、离子注入的方法在第二多晶硅层区块二601进行N型重掺杂并形成N型重掺杂的第二多晶硅层区块三602，掺杂物为磷原子、砷原子或者锑原子，掺杂浓度为每平方厘米1E15至2E16个。第二多晶硅层区块三602作为MOSFET器件的控制栅极。
之后采用离子注入的方法对第二多晶硅层区块一7的进行P型轻掺杂，形成P型轻掺杂的第二多晶硅层区块四701，掺杂物为硼原子，掺杂浓度为每平方厘米1E14至1E15个。
图11为步骤S4的示意图。在步骤S4中，采用离子注入、退火的方法在N型外延层2的表层之中第二沟槽4的旁侧区域形成P型轻掺杂的体区8。采用光刻、离子注入、退火的方法在体区8的表层之中形成N型重掺杂的源区9，即MOSFET的源极，与此同步的，对P型轻掺杂的第二多晶硅层区块四701的部分区域进行N型重掺杂，形成N型重掺杂的第二多晶硅层区块五702。
P型轻掺杂的第二多晶硅层区块四701和N型重掺杂的第二多晶硅层区块五702，构成了多个NPN结构的ESD保护二极管，ESD保护二极管至少包含两个PN结，也可以是更多个PN结的串联，比如NPNPNPN结构，如图11所示。
图12为步骤S5的示意图，如图12所示，步骤S5中，采用气相淀积、光刻、刻蚀、物理气相沉积(PVD)等方法形成第二介质层10(ILD)、接触孔、金属层等结构，具体方法流程与现有技术中形成介质层、介质层接触孔、金属层的方法相同，而且这些方法步骤也都属于半导体器件制造领域常规的制程，具体细节不再赘述。
在步骤S5中，源极金属11有四个端头，源极金属11的第一端头和源极金属11的第二端头穿过第二介质层10连接至源区9，源极金属11的第三端头穿过第二介质层10连接至第一多晶硅层区块一302，源极金属11的第四端头穿过第二介质层10连接至ESD保护二极管的一端；栅极金属12有一个端头；栅极金属12的第一端头连接至ESD保护二极管的另一端。
第一多晶硅层区块一302和第一多晶硅层区块三404在芯片内部是互通的，也即短接的。
在栅氧化层5之间与顶部介质层405表面所形成的第二多晶硅层区块三602是MOSFET器件的控制栅极，与被顶部介质层405和第一介质层区块三403围住的第一多晶硅层区块三404之间形成了上下结构的屏蔽栅极沟槽，降低了栅极导通电阻(Rdson)和栅漏电容(Cgd)，在降低了系统的导通损耗和开关损耗的同时，提高了系统的使用效率。
根据以上的制作流程，如图12所示，本发明公开了一种具备静电保护能力的屏蔽栅沟槽MOSFET器件，包括：
衬底1，衬底1内设置有至少两个沟槽。在图12示出的实施例中，衬底1为N型，衬底1之上具有N型的外延层2。外延层2上具有第一沟槽3和第二沟槽4。
在第一沟槽3之内有第一介质层区块一301和第一多晶硅层区块一302，第一多晶硅层区块一302的上表面低于第一沟槽3的顶面，第一介质层区块一301位于第一多晶硅层区块一302和外延层2之间。
第二沟槽4分为下部的第一区域和上部的第二区域。在第二沟槽4的第一区域有第一多晶硅层区块三404，第一多晶硅层区块三404被第一介质层区块三403及顶部介质层405包围。第二沟槽4的第二区域的侧壁有栅氧化层501，在第二区域之中还填充有N型重掺杂的第二多晶硅层区块三602；在第二沟槽4的侧部有P型轻掺杂的体区8。体区8的表层之中形成N型重掺杂的源区9。
在第一沟槽3的侧部还设置有ESD保护二极管。
第二介质层10，位于外延层2以及外延层2所形成的各个部件之上；
还包括金属层，金属层包括源极金属11，栅极金属12和漏极金属13。
源极金属11有四个端头，源极金属11的第一端头和源极金属11的第二端头穿过第二介质层10连接至源区9，源极金属11的第三端头穿过第二介质层10连接至第一多晶硅层区块一302，源极金属11的第四端头穿过第二介质层10连接至ESD保护二极管的一端；栅极金属12有一个端头，栅极金属12的第一端头连接至ESD保护二极管的另一端。
漏极金属13位于衬底1的下方。
以上描述是对本发明的解释，不是对发明的限定，本发明所限定的范围参见权利要求，在不违背本发明的基本结构的情况下，本发明可以作任何形式的修改。
Claims (7)
1.一种具备静电保护能力的屏蔽栅沟槽MOSFET器件的制作方法，其特征在于，包括；
步骤S1.提供衬底(1)，于衬底(1)上表面形成外延层(2)；在外延层(2)上刻蚀得到第一沟槽(3)和第二沟槽(4)；
步骤S2.于第一沟槽(3)和第二沟槽(4)之内形成第一介质层和第一多晶硅层；且在第一沟槽(3)和第二沟槽(4)之内，第一多晶硅层的高度均低于第一沟槽(3)和第二沟槽(4)的顶端；第一介质层在外延层(2)和第一多晶硅层之间；
步骤S3.回刻第二沟槽(4)中的上部区域的第一介质层和第一多晶硅层，并在第二沟槽(4)的下部区域的上表面生成顶部介质层(405)，使得在下部区域的第一多晶硅层区块三(404)被围住；之后生成第二多晶硅层(6)，第二多晶硅层(6)包括填充于第二沟槽(4)的上部区域的第二多晶硅层区块二(602)和位于第一沟槽(3)侧边的第二多晶硅层区块四(701)；
步骤S4.在第二沟槽(4)旁侧形成体区(8)；在体区(8)的表层形成源区(9)，同步的，在第二多晶硅层区块四(701)上形成多个NPN结构的ESD保护二极管；
步骤S5.形成第二介质层(10)；在第二介质层(10)之上形成源极金属(11)和栅极金属(12)；在衬底(1)下表面形成漏极金属(13)。
2.根据权利要求1所述的具备静电保护能力的屏蔽栅沟槽MOSFET器件的制作方法，其特征在于，所述步骤S2包括：
步骤S21.于第一沟槽(3)的内表面、第二沟槽(4)的内表面及外延层(2)的上表面形成第一介质层，在第一介质层之上沉积第一多晶硅层；去除位于外延层(2)的上表面的第一介质层及位于外延层(2)的上表面的第一多晶硅层，保留第一沟槽(3)和第二沟槽(4)之内的第一介质层和第一多晶硅层；
步骤S22.刻蚀除去位于第二沟槽(4)内的上部区域的第一介质层和第一多晶硅层，留下第二沟槽(4)内的下部区域的第一介质层区块三(403)及第一多晶硅层区块三(404)；在第二沟槽(4)内沉积顶部介质层(405)，顶部介质层(405)和第一介质层区块三(403)将第一多晶硅层区块三(404)封闭包围。
3.根据权利要求1所述的具备静电保护能力的屏蔽栅沟槽MOSFET器件的制作方法，其特征在于，所述步骤S3包括：
步骤S31.在外延层(2)的上表面以及第二沟槽(4)的侧壁通过热氧化工艺形成氧化层(5)；之后于外延层(2)之上的氧化层(5)的表面以及第二沟槽(4)之内的氧化层(5)之间形成第二多晶硅层(6)；
步骤S32.使用掩膜层在第一沟槽(3)旁侧的第二多晶硅层(6)中保留第二多晶硅层区块一(7)；在第二多晶硅层区块一(7)以外的其他区域去除位于外延层(2)的上表面的氧化层(5)和位于外延层(2)上方的第二多晶硅层(6)，保留位于第二沟槽(4)的侧壁的氧化层(5)作为栅氧化层(501)，对第二多晶硅层区块一(7)的进行P型轻掺杂形成P型轻掺杂的第二多晶硅层区块四(701)。
4.根据权利要求1所述的具备静电保护能力的屏蔽栅沟槽MOSFET器件的制作方法，其特征在于，在所述步骤S4中，在第二沟槽(4)旁侧形成P型轻掺杂的体区(8)；在体区(8)的表层形成N型重掺杂的源区(9)，同步的，在第二多晶硅层区块四(701)中进行N型重掺杂形成多个NPN结构的ESD保护二极管。
5.一种根据权利要求1～4任一项所述的制作方法所制作的MOSFET器件，其特征在于，MOSFET器件包括衬底(1)；衬底(1)为N型；衬底(1)之上形成N型的外延层(2)；在外延层(2)上具有第一沟槽(3)和第二沟槽(4)；
在第一沟槽(3)的内壁有第一介质层区块一(301)；在第一介质层区块一(301)之间填充有第一多晶硅层区块一(302)；且第一介质层区块一(301)的上表面低于第一沟槽(3)的顶面，第一介质层区块一(301)位于第一多晶硅层区块一(302)和外延层(2)之间；第一多晶硅层区块一(302)作为MOSFET器件的一个屏蔽栅；
在第二沟槽(302)的下部区域有被第一介质层区块三(403)及顶部介质层(405)包围的第一多晶硅层区块三(404)；在顶部介质层(405)之上的上部区域的侧壁覆盖有栅氧化层(501)，在栅氧化层(501)之间填充有N型重掺杂的第二多晶硅层区块三(602)；第二多晶硅层区块三(602)作为MOSFET器件的控制栅极；
在第二沟槽(4)的侧部设置有P型轻掺杂的体区(8)；体区(8)的表层之中形成N型重掺杂的源区(9)；源区(9)作为MOSFET器件的源极；
在第一沟槽(3)的侧部有ESD保护二极管；ESD保护二极管的两端并联于MOSFET器件的一个屏蔽栅和源极；
在外延层(2)以及形成于外延层(2)中的各个结构的上表面覆盖有第二介质层(10)；在第二介质层(10)之上覆盖有源极金属(11)和栅极金属(12)；在衬底(1)的下表面覆盖漏极金属(13)。
6.根据权利要求5所述的MOSFET器件，其特征在于，源极金属(11)有三个端头，源极金属(11)的第一端头和源极金属(11)的第二端头穿过第二介质层(10)连接至源区(9)，源极金属(11)的第三端头穿过第二介质层(10)连接至ESD保护二极管的一端；栅极金属(12)有两个端头；栅极金属(12)的第一端头穿过第二介质层(10)连接至第一多晶硅层区块一(302)，栅极金属(12)的第二端头连接至ESD保护二极管的另一端。
7.根据权利要求5所述的MOSFET器件，其特征在于，ESD保护二极管为由P型轻掺杂的第二多晶硅层区块四(701)和在第二多晶硅层区块四(701)之上间隔进行N型重掺杂所形成的第二多晶硅层区块五(702)组成多个二极管串联而成。
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|---|---|---|---|---|
| CN113675273A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
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| CN115332244A (zh) * | 2022-08-22 | 2022-11-11 | 无锡惠芯半导体有限公司 | 一种小尺寸沟槽Mosfet的ESD结构及其制造方法 |
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| CN117542795A (zh) * | 2023-12-20 | 2024-02-09 | 芯联集成电路制造股份有限公司 | 半导体器件及其制作方法 |
-
2020
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782585B (zh) * | 2021-08-05 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 带有屏蔽栅结构mosfet器件及其制造方法 |
| CN113782585A (zh) * | 2021-08-05 | 2021-12-10 | 上海华虹宏力半导体制造有限公司 | 带有屏蔽栅结构mosfet器件及其制造方法 |
| CN113764407B (zh) * | 2021-08-12 | 2024-03-12 | 深圳市芯电元科技有限公司 | 一种改善栅极特性的mosfet芯片制造工艺 |
| CN113764407A (zh) * | 2021-08-12 | 2021-12-07 | 深圳市芯电元科技有限公司 | 一种改善栅极特性的mosfet芯片制造工艺 |
| CN113675273B (zh) * | 2021-08-20 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
| CN113675092B (zh) * | 2021-08-20 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率器件的制造方法 |
| CN113675273A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
| CN113675092A (zh) * | 2021-08-20 | 2021-11-19 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率器件的制造方法 |
| CN115332244B (zh) * | 2022-08-22 | 2023-11-07 | 无锡惠芯半导体有限公司 | 一种小尺寸沟槽Mosfet的ESD结构及其制造方法 |
| CN115332244A (zh) * | 2022-08-22 | 2022-11-11 | 无锡惠芯半导体有限公司 | 一种小尺寸沟槽Mosfet的ESD结构及其制造方法 |
| CN117059669A (zh) * | 2023-10-09 | 2023-11-14 | 华羿微电子股份有限公司 | 一种屏蔽栅型mosfet终端结构及制作方法 |
| CN117059669B (zh) * | 2023-10-09 | 2024-02-06 | 华羿微电子股份有限公司 | 一种屏蔽栅型mosfet终端结构及制作方法 |
| CN117542795A (zh) * | 2023-12-20 | 2024-02-09 | 芯联集成电路制造股份有限公司 | 半导体器件及其制作方法 |
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