CN113782585B - 带有屏蔽栅结构mosfet器件及其制造方法 - Google Patents

带有屏蔽栅结构mosfet器件及其制造方法 Download PDF

Info

Publication number
CN113782585B
CN113782585B CN202110897280.0A CN202110897280A CN113782585B CN 113782585 B CN113782585 B CN 113782585B CN 202110897280 A CN202110897280 A CN 202110897280A CN 113782585 B CN113782585 B CN 113782585B
Authority
CN
China
Prior art keywords
groove
dielectric layer
layer
polysilicon
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110897280.0A
Other languages
English (en)
Other versions
CN113782585A (zh
Inventor
颜树范
刘须电
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202110897280.0A priority Critical patent/CN113782585B/zh
Publication of CN113782585A publication Critical patent/CN113782585A/zh
Application granted granted Critical
Publication of CN113782585B publication Critical patent/CN113782585B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请涉及半导体集成电路制造技术领域，具体涉及一种带有屏蔽栅结构MOSFET器件及其制造方法。其中方法包括：刻蚀带有第一介质层的基底层，使得基底层中形成在纵向上延伸的沟槽；制作第二介质层，使得第二介质层至少覆盖在沟槽的表面；在得带有第二介质层的沟槽中填充有第一多晶硅，使得位于隔离区位置处的沟槽中形成沟槽屏蔽栅结构；进行第一光刻，刻蚀去除位于器件有源区位置处沟槽中的第一多晶硅上部；填充第三介质层，使得第三介质层至少填充满剩余第一多晶硅上方的沟槽空间；进行第二光刻，通过干法刻蚀去除有源区位置处沟槽中的介质层上部，形成控制栅容置空间；在控制栅容置空间中填充第二多晶硅；制作正面金属层和背面金属层。

Description

带有屏蔽栅结构MOSFET器件及其制造方法
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种带有屏蔽栅结构MOSFET器件及其制造方法。
背景技术
对于功率器件，其有源区外周形成有隔离区，以使得该功率器件与其他功率器件相隔离。通常该隔离区中形成多条环形沟槽屏蔽栅结构，以起到隔离作用。
但是，在带有屏蔽栅结构MOSFET器件的制造过程中，通常采用湿法刻蚀以形成该器件栅极结构的控制栅填充空间，由于湿法刻蚀过程在纵向腐蚀的同时会发生侧向腐蚀，使得靠近该有源区的第一条沟槽屏蔽栅上部的氧化层被损坏。因此，相关技术通常将靠近该有源区的第一条沟槽屏蔽栅浮空，即不连接电位。
图1示出了相关技术制作形成的带有屏蔽栅结构MOSFET器件，从图1中可以看出，该MOSFET器件包括有源区101和隔离区102，该有源区101上覆盖有有源金属层131，该隔离区102上覆盖有隔离金属层132，该有源区101中形成有有源器件的栅极结构12，该隔离区102中形成有多条沟槽屏蔽栅11。其中，第一沟槽屏蔽栅11A为最靠近该有源区101的沟槽屏蔽栅。因上述原因该第一沟槽屏蔽栅11A的上部氧化层会被损坏形成袋状凹陷，并在后续栅极结构12制作过程中，该袋状凹陷中会被填充多晶硅层。为了防止该第一沟槽屏蔽栅11A中的上下两个多晶硅在引出端短接，因此该隔离金属层132与除第一沟槽屏蔽栅11A以外的其他的沟槽屏蔽栅11电性连通，使得该第一沟槽屏蔽栅11A浮空。
但是第一沟槽屏蔽栅11A的浮空导致无法对此位置处的器件外延产生耗尽，屏蔽性能降低，甚至可能造成器件提前击穿。
发明内容
本申请提供了一种带有屏蔽栅结构MOSFET器件及其制造方法，可以解决相关技术中因沟槽屏蔽栅浮空导致器件提前击穿问题。
为了解决背景技术中所述的技术问题，本申请的第一方面提供一种带有屏蔽栅结构的MOSFET器件制造方法，所述带有屏蔽栅结构的制造方法包括以下步骤：
提供正面上形成有第一介质层的基底层；
刻蚀带有第一介质层的基底层，使得所述基底层中形成在纵向上延伸的沟槽；
制作第二介质层，使得所述第二介质层至少覆盖在所述沟槽的表面；
在得带有所述第二介质层的沟槽中填充有第一多晶硅，使得位于所述隔离区位置处的沟槽中形成沟槽屏蔽栅结构；
进行第一光刻，刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部；
填充第三介质层，使得所述第三介质层至少填充满剩余第一多晶硅上方的沟槽空间；
进行第二光刻，通过干法刻蚀去除所述有源区位置处沟槽中的介质层上部，形成控制栅容置空间，使得剩余在所述有源区位置处沟槽中的第一多晶硅与所述控制栅容置空间之间隔离有第三介质层；
在所述控制栅容置空间中填充第二多晶硅；
制作正面金属层和背面金属层，所述正面金属层包括相间隔的有源区金属层和隔离区金属层，所述隔离区金属层与所述沟槽屏蔽栅结构的第一多晶硅电性连通。
可选地，所述第一光刻的过程和所述第二光刻的过程均包括：
在器件的表面涂覆光刻胶层；
通过第一掩模版，对所述光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的光刻胶层，使得所述隔离区位置处的光刻胶层保留。
可选地，所述进行第一光刻的过程包括：
在所述使得带有所述第二介质层的沟槽中填充有第一多晶硅的步骤完成后的器件上表面，涂覆第一光刻胶层；
通过第一掩模版，对所述第一光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的第一光刻胶层，使得所述隔离区位置处的第一光刻胶层保留。
可选地，所述刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部的步骤，包括：
对第一多晶硅进行刻蚀，使得在所述第一光刻胶层的保护下，保留所述隔离区位置处沟槽中的第一多晶硅，去除位于所述有源区位置处沟槽中的第一多晶硅上部。
可选地，所述进行第二光刻的过程包括：
在所述填充第三介质层，使得所述第三介质层至少填充满剩余第一多晶硅上方的沟槽空间的步骤完成后的器件上表面，涂覆第二光刻胶层；
通过第一掩模版，对所述第二光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的第二光刻胶层，使得所述隔离区位置处的第二光刻胶层保留。
可选地，所述通过干法刻蚀去除所述器件有源区位置处沟槽中的第三介质层上部，形成控制栅容置空间的步骤，包括：
对第三介质层进行干法刻蚀，使得在所述第二光刻胶层的保护下，保留所述隔离区位置处沟槽中的第三介质层，去除位于所述有源区位置处沟槽中的第三介质层上部，使得所述有源区位置处的沟槽上部形成控制栅容置空间。
可选地，所述有源区金属层覆盖在所述有源区上，所述隔离区金属层覆盖在隔离区上。
可选地，最靠近所述有源区的沟槽屏蔽栅结构为第一沟槽屏蔽栅，包括所述第一沟槽屏蔽栅在内的所有沟槽屏蔽栅结构，均与所述隔离区金属层电性连通。
可选地，所述第一沟槽屏蔽栅位于所述有源区的边缘。
本申请的第二方面提供一种带有屏蔽栅结构的MOSFET器件，所述带有屏蔽栅结构的MOSFET器件由本申请第一方面所述的带有屏蔽栅结构的MOSFET器件制造方法，制造而成。
本申请技术方案，至少包括如下优点：通过干法刻蚀去除所述器件位于有源区位置处沟槽上部的介质层，从而不会在刻蚀时的光刻胶层下发生横向效应，避免使得靠近有源区的第一个沟槽屏蔽栅的被刻蚀破坏，使得靠近有源区的第一个沟槽屏蔽栅能够连接隔离区金属层，通过该隔离区金属层对其施加电位，以使得该沟槽屏蔽栅能够对外延层产生耗尽，保障器件的击穿电压，避免使得器件提早击穿。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了相关技术制作形成的带有屏蔽栅结构MOSFET器件剖视结构示意图；
图2示出了本申请一实施例提供的屏蔽栅结构的MOSFET器件制造方法流程图；
图2a示出了一实施例在步骤S22完成后的器件剖视结构示意图；
图2b示出了步骤S23完成后的器件剖视结构示意图；
图2c示出了带有所述第二介质层的沟槽中填充有第一多晶硅的剖视结构示意图；
图2d示出了一实施例在步骤S25完成后的器件剖视结构示意图；
图2e示出了一实施例在步骤S26完成后的器件剖视结构示意图；
图2f示出了一实施例在步骤SS27完成后的器件剖视结构示意图；
图2g示出了步骤S28完成后的器件剖视结构示意图；
图2h示出了步骤S29完成后的器件剖视结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图2示出了本申请一实施例提供的屏蔽栅结构的MOSFET器件制造方法流程图，从图2中可以看出，该屏蔽栅结构的MOSFET器件制造方法包括依次执行的以下步骤S21至步骤S29，其中：
步骤S21：提供正面上形成有的第一介质层的基底层。
步骤S22：刻蚀带有第一介质层的基底层，使得所述基底层中形成在纵向上延伸的沟槽。
图2a示出了一实施例在步骤S22完成后的器件剖视结构示意图，从图2a中可以看出，基底层200的正面上形成第一介质层211，该基底层200包括用于形成器件有源结构的有源区201和用于形成器件隔离结构的隔离区202，该隔离区202包围在有源区201的外周。所形成的沟槽220从基底层200的正面向下延伸，且沟槽220之间相互间隔。其中，隔离区202中最靠近有源区201的沟槽220，位于所述有源区201的边缘。
位于有源区201中的沟槽220用于形成器件有源结构的栅极结构，位于隔离区202中的沟槽220用于形成沟槽屏蔽栅结构。
步骤S23：制作第二介质层，使得所述第二介质层至少覆盖在所述沟槽的表面。
参照图2b，其示出了步骤S23完成后的器件剖视结构示意图，从图2b可以看出步骤S23依照图2a所示的结构的形貌，在图2a所示的结构上形成第二介质层212，该第二介质层212覆盖在剩余第一介质层211的正面和沟槽220的底面和侧面上。
步骤S24：在得带有所述第二介质层的沟槽中填充有第一多晶硅，使得位于所述隔离区位置处的沟槽中形成沟槽屏蔽栅结构。
参照图2c，其示出了带有所述第二介质层的沟槽中填充有第一多晶硅的剖视结构示意图。可以先在图2b所示器件结构的正面淀积第一多晶硅231，使得第一多晶硅231填充满带有所述第二介质层212的沟槽220，然后对淀积有第一多晶硅231的器件进行回刻，去除沟槽220以外位置处的第一多晶硅231，保留该沟槽220中的第一多晶硅231，从而形成图2c所示器件结构。位于所述隔离区202位置处的沟槽220中形成沟槽屏蔽栅结构，该沟槽屏蔽栅结构包括位于所述隔离区202位置处的沟槽220中的第二介质层212和第一多晶硅231。
步骤S25：进行第一光刻，刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部。
参照图2d，其示出了一实施例在步骤S25完成后的器件剖视结构示意图，从图2d中可以看出，对图2c所示的器件结构进行步骤S25，刻蚀去除位于有源区201位置处的沟槽220中的第一多晶硅231上部，在隔离区202位置处的沟槽220中的第一多晶硅231未被刻蚀得以保留，形成图2d所示的器件结构。
步骤S26：填充第三介质层，使得所述第三介质层至少填充满剩余第一多晶硅上方的沟槽空间。
参照图2e，其示出了一实施例在步骤S26完成后的器件剖视结构示意图。步骤S26对图2d所示器件结构的基础上制作第三介质层213，使得该第三介质层213覆盖在第二介质层212的上表面，且填充满剩余第一多晶硅231上方的沟槽空间。其中剩余第一多晶硅231上方的沟槽空间包括位于有源区201位置处的沟槽空间，以及位于隔离区202位置处的沟槽空间。然后进行第三介质层213平坦化，使得形成图2e所示的器件结构。
步骤S27：进行第二光刻，通过干法刻蚀，去除位于所述有源区位置处沟槽中的介质层上部，形成控制栅容置空间，使得剩余在所述有源区位置处沟槽中的第一多晶硅与所述控制栅容置空间之间隔离有第三介质层。
其中，该干法刻蚀采用高选择比菜单。所谓高选择比菜单，指去除表面第二介质层212及沟槽内填充的第三介质层213时，不会对基底层200造成损伤，或者对基底层200损伤很小。按照实际要求，此处高选择比菜单，要求对介质层212/213刻蚀速率比对基底层200刻蚀速率至少快10倍以上。
参照图2f，其示出了一实施例在步骤SS27完成后的器件剖视结构示意图，从图2f中可以看出，在有源区201位置处的沟槽220中，第三介质层213的上部被刻蚀去除，被刻蚀去除的第三介质层213部分所对应的第二介质层212部分也被刻蚀去除，从而在有源区201的沟槽22上部形成控制栅容置空间240。在有源区201的沟槽22中，未被刻蚀去除的第三介质层213隔离在剩余第一多晶硅231和该控制栅容置空间240之间，该第一多晶硅231与有源区201的沟槽220侧表面和底面之间被剩余的第二介质层212隔离。在隔离区202的沟槽220中填充满第一多晶硅层231，该第一多晶硅层231与隔离区202的沟槽220侧表面和底面之间隔离有第二介质层212，从而在隔离区202的沟槽220中形成沟槽屏蔽栅结构。
由于时通过干法刻蚀，去除所述器件位于有源区202位置处沟槽220上部的第三介质层213和第二介质层212，从而不会发生横向效应，避免使得靠近有源区201的第一个沟槽屏蔽栅的被刻蚀破坏。
步骤S28：使得所述控制栅容置空间中填充第二多晶硅。
参照图2g，其示出了步骤S28完成后的器件剖视结构示意图，从图2g中可以看出，在图2f所示结构的基础上，先淀积第四介质层214，使得该第四介质层214覆盖图2f所示的器件结构的表面，从而控制栅容置空间240的底面和侧面覆盖由该第四介质层214。然后再淀积第二多晶硅232，使得该第二多晶硅232填充满带有第四介质层214的控制栅容置空间240，从而形成图2g所示的器件结构，图2g所示的器件，其有源区201的沟槽220中形成第一多晶硅231和形成于该第一多晶硅231上的第二多晶硅232。
步骤S29：制作正面金属层和背面金属层，所述正面金属层包括相间隔的有源区金属层和隔离区金属层，所述隔离区金属层与所述沟槽屏蔽栅结构的第一多晶硅电性连通。
参照图2h，其示出了步骤S29完成后的器件剖视结构示意图。可以先对图2g所示的器件结构进行离子注入形成源漏区280，该源漏区280位于上述沟槽220两侧的基底层200中，且从基底层200的正面向下延伸。再在离子注入后的器件正面上形成隔离层270，使得该隔离层270覆盖在基底层200的正面上。然后在该隔离层270中制作形成接触孔，使得位于有源区201位置处的接触孔与第二多晶硅232接触，或与源漏区280接触，使得位于隔离区202位置处的接触孔与第一多晶硅231接触。在带有接触孔的隔离层270上制作正面金属层，其中该正面金属层包括：覆盖在所述有源区201上的有源区金属层251，和覆盖在隔离区202上的隔离区金属层252，该有源区金属层251和隔离区金属层252相间隔。
最靠近有源区201的沟槽屏蔽栅结构为第一沟槽屏蔽栅21A，该第一沟槽屏蔽栅21A位于所述有源区201的边缘；包括所述第一沟槽屏蔽栅21A在内的所有沟槽屏蔽栅结构，均与所述隔离区金属层252电性连通。
有源区金属层25与有源区201位置处的源漏区280或第二多晶硅232电性连通。
在使用时，所述隔离区金属层用于连接特定电位，使得隔离区沟槽中的第二多晶硅对外延层产生耗尽，保障器件的击穿电压，避免使得器件提早击穿。
本实施例通过干法刻蚀去除所述器件位于有源区位置处沟槽上部的介质层，从而不会在刻蚀时的光刻胶层下发生横向效应，避免使得靠近有源区的第一个沟槽屏蔽栅的被刻蚀破坏，使得靠近有源区的第一个沟槽屏蔽栅能够连接隔离区金属层，通过该隔离区金属层对其施加电位，以使得该沟槽屏蔽栅能够对外延层产生耗尽，保障器件的击穿电压，避免使得器件提早击穿。
在进行过上述步骤S25中的第一光刻过程和步骤S27的第二光刻过程时，可以采用相同的掩模版进行光刻，即可以均采用第一掩模版进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区。然后显影去除所述有源区位置处的光刻胶层，使得所述隔离区位置处的光刻胶层保留。
示例性地，在进行步骤S25所述的进行第一光刻，刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部的步骤，可以包括依次进行的以下步骤：
步骤S251：在图2c所示的器件结构上表面上，涂覆第一光刻胶层。
步骤S252：通过第一掩模版，对所述第一光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区。
所述隔离区位置处所有的沟槽均被第一掩模版挡住，以避免其上的第一光刻胶层被曝光。
步骤S253：显影去除所述有源区位置处的第一光刻胶层，使得所述隔离区位置处的第一光刻胶层保留。
所述隔离区位置处所有的沟槽均被显影后剩余的第二光刻胶覆盖保护，以避免该位置被后续步骤刻蚀。
步骤S254：对第一多晶硅进行刻蚀，使得在所述第一光刻胶层的保护下，保留所述隔离区位置处沟槽中的第一多晶硅，去除位于所述有源区位置处沟槽中的第一多晶硅上部。
该步骤S254完成后形成图2d所示器件结构。
示例性地，在进行步骤S27所述的进行第二光刻，通过干法刻蚀去除所述器件有源区位置处沟槽中的第三介质层上部，形成控制栅容置空间的步骤，可以包括依次进行的以下步骤：
S271：在图2e所示的器件上表面，涂覆第二光刻胶层。
S272：通过第一掩模版，对所述第二光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区。
所述隔离区位置处所有的沟槽均被第一掩模版挡住，以避免其上的第二光刻胶层被曝光。
S273：显影去除所述有源区位置处的第二光刻胶层，使得所述隔离区位置处的第二光刻胶层保留。
所述隔离区位置处所有的沟槽均被显影后剩余的第二光刻胶覆盖保护，以避免该位置被后续步骤刻蚀。
S274：对第三介质层干法刻蚀，使得在所述第二光刻胶层的保护下，保留所述隔离区位置处沟槽中的第三介质层，去除位于所述有源区位置处沟槽中的第三介质层上部，使得所述有源区位置处的沟槽上部形成控制栅容置空间。
该步骤S274完成后形成图2f所示器件结构。
本申请还提供一种屏蔽栅结构的MOSFET器件，该屏蔽栅结构的MOSFET器件由如图2或图2a至图2h中任意一幅图所示的屏蔽栅结构的MOSFET器件制造方法制造而成。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述带有屏蔽栅结构的制造方法包括以下步骤：
提供正面上形成有第一介质层的基底层；
刻蚀带有第一介质层的基底层，使得所述基底层中形成在纵向上延伸的沟槽；
制作第二介质层，使得所述第二介质层至少覆盖在所述沟槽的表面；其中，第二介质层覆盖在剩余第一介质层的正面和沟槽的底面和侧面上；
在得带有所述第二介质层的沟槽中填充有第一多晶硅，使得位于隔离区位置处的沟槽中形成沟槽屏蔽栅结构；
进行第一光刻，刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部；
填充第三介质层，使得所述第三介质层至少填充满剩余第一多晶硅上方的沟槽空间；
进行第二光刻，通过干法刻蚀去除所述有源区位置处沟槽中的介质层上部，形成控制栅容置空间，使得剩余在所述有源区位置处沟槽中的第一多晶硅与所述控制栅容置空间之间隔离有第三介质层；其中，在进行第一光刻和第二光刻时，采用相同的掩模版进行光刻，使得所述掩模版遮挡所述隔离区，外露所述有源区；
在所述控制栅容置空间中填充第二多晶硅；
制作正面金属层和背面金属层，所述正面金属层包括相间隔的有源区金属层和隔离区金属层，所述隔离区金属层与所述沟槽屏蔽栅结构的第一多晶硅电性连通。
2.如权利要求1所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述第一光刻的过程和所述第二光刻的过程均包括：
在器件的表面涂覆光刻胶层；
通过第一掩模版，对所述光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的光刻胶层，使得所述隔离区位置处的光刻胶层保留。
3.如权利要求2所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述进行第一光刻的过程包括：
在使得带有所述第二介质层的沟槽中填充有第一多晶硅的步骤完成后的器件上表面，涂覆第一光刻胶层；
通过第一掩模版，对所述第一光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的第一光刻胶层，使得所述隔离区位置处的第一光刻胶层保留。
4.如权利要求3所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述刻蚀去除位于所述器件有源区位置处沟槽中的第一多晶硅上部的步骤，包括：
对第一多晶硅进行刻蚀，使得在所述第一光刻胶层的保护下，保留所述隔离区位置处沟槽中的第一多晶硅，去除位于所述有源区位置处沟槽中的第一多晶硅上部。
5.如权利要求2所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述进行第二光刻的过程包括：
在所述填充第三介质层，使得所述第三介质层至少填充满剩余第一多晶硅上方的沟槽空间的步骤完成后的器件上表面，涂覆第二光刻胶层；
通过第一掩模版，对所述第二光刻胶层进行曝光，使得所述第一掩模版遮挡所述器件的隔离区，外露所述器件的有源区；
显影去除所述有源区位置处的第二光刻胶层，使得所述隔离区位置处的第二光刻胶层保留。
6.如权利要求5所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，
所述通过干法刻蚀去除所述器件有源区位置处沟槽中的第三介质层上部，形成控制栅容置空间的步骤，包括：
对第三介质层进行干法刻蚀，使得在所述第二光刻胶层的保护下，保留所述隔离区位置处沟槽中的第三介质层，去除位于所述有源区位置处沟槽中的第三介质层上部，使得所述有源区位置处的沟槽上部形成控制栅容置空间。
7.如权利要求1所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述有源区金属层覆盖在所述有源区上，所述隔离区金属层覆盖在隔离区上。
8.如权利要求1所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，最靠近所述有源区的沟槽屏蔽栅结构为第一沟槽屏蔽栅，包括所述第一沟槽屏蔽栅在内的所有沟槽屏蔽栅结构，均与所述隔离区金属层电性连通。
9.如权利要求8所述的带有屏蔽栅结构的MOSFET器件制造方法，其特征在于，所述第一沟槽屏蔽栅位于所述有源区的边缘。
10.一种带有屏蔽栅结构的MOSFET器件，其特征在于，所述带有屏蔽栅结构的MOSFET器件由权利要求1至9中任意一项所述的带有屏蔽栅结构的MOSFET器件制造方法，制造而成。
CN202110897280.0A 2021-08-05 2021-08-05 带有屏蔽栅结构mosfet器件及其制造方法 Active CN113782585B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110897280.0A CN113782585B (zh) 2021-08-05 2021-08-05 带有屏蔽栅结构mosfet器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110897280.0A CN113782585B (zh) 2021-08-05 2021-08-05 带有屏蔽栅结构mosfet器件及其制造方法

Publications (2)

Publication Number Publication Date
CN113782585A CN113782585A (zh) 2021-12-10
CN113782585B true CN113782585B (zh) 2024-01-23

Family

ID=78836754

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110897280.0A Active CN113782585B (zh) 2021-08-05 2021-08-05 带有屏蔽栅结构mosfet器件及其制造方法

Country Status (1)

Country Link
CN (1) CN113782585B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094118A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
CN209056462U (zh) * 2018-11-23 2019-07-02 深圳真茂佳半导体有限公司 半导体器件
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法
CN111081540A (zh) * 2019-12-30 2020-04-28 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN112713192A (zh) * 2020-12-29 2021-04-27 无锡惠芯半导体有限公司 具备静电保护能力的屏蔽栅沟槽mosfet器件及制造方法
CN113192826A (zh) * 2021-04-27 2021-07-30 上海华虹宏力半导体制造有限公司 一种屏蔽栅极沟槽器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252239B2 (en) * 2014-05-31 2016-02-02 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094118A (zh) * 2011-11-01 2013-05-08 上海华虹Nec电子有限公司 制作双层栅沟槽mos的工艺方法
US9530882B1 (en) * 2015-11-17 2016-12-27 Force Mos Technology Co., Ltd Trench MOSFET with shielded gate and diffused drift region
CN209056462U (zh) * 2018-11-23 2019-07-02 深圳真茂佳半导体有限公司 半导体器件
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法
CN111081540A (zh) * 2019-12-30 2020-04-28 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法
CN111403292A (zh) * 2020-04-27 2020-07-10 上海华虹宏力半导体制造有限公司 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN112713192A (zh) * 2020-12-29 2021-04-27 无锡惠芯半导体有限公司 具备静电保护能力的屏蔽栅沟槽mosfet器件及制造方法
CN113192826A (zh) * 2021-04-27 2021-07-30 上海华虹宏力半导体制造有限公司 一种屏蔽栅极沟槽器件及其制造方法

Also Published As

Publication number Publication date
CN113782585A (zh) 2021-12-10

Similar Documents

Publication Publication Date Title
EP1403914B1 (en) Method of making a semiconductor device having trenches
CN111403292B (zh) 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件
CN111081540A (zh) 屏蔽栅沟槽功率器件的制造方法
CN111697081B (zh) Ldmos器件及其制造方法
CN110896053B (zh) 屏蔽栅场效应晶体管及其形成方法
CN112509979A (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
US7691706B2 (en) Method of fabricating a semiconductor device
CN112509980B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
CN113782585B (zh) 带有屏蔽栅结构mosfet器件及其制造方法
US20110215397A1 (en) High cell density trenched power semiconductor structure and fabrication method thereof
KR20070014610A (ko) 반도체 소자의 제조 방법
CN114023811B (zh) 屏蔽栅沟槽型mosfet器件及其制作方法
CN113782418B (zh) 半导体器件的制作方法
KR20140137222A (ko) 반도체 장치 및 그 제조 방법
CN113782432A (zh) 带有沟槽型屏蔽结构的半导体器件及其制造方法
CN216671642U (zh) 集成电路
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
CN111640674B (zh) 带有阶梯型氧化层半导体器件及其制作方法
CN113903668B (zh) 沟槽型mos器件的制作方法
CN114023812B (zh) 屏蔽栅沟槽型mosfet器件及其制作方法
CN112382614B (zh) 功率半导体器件及其制造方法
KR20080071809A (ko) 반도체 소자의 형성 방법
KR20100092639A (ko) 반도체 소자의 제조 방법
KR20010093668A (ko) 얕은 트렌치 분리 소자 형성 방법
KR100594293B1 (ko) 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant