CN110335895A - 功率器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 230000001413 cellular effect Effects 0.000 claims abstract description 129
- 230000007704 transition Effects 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 8
- 230000005611 electricity Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000011049 filling Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 241000307523 Xenostegia media Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
本公开涉及一种功率器件，所述功率器件划分为元胞区、过渡区和终端区，所述功率器件包括：衬底；第一外延层，设置于所述衬底上方；第二外延层，设置于所述第一外延层上方；多个体区，设置于所述第二外延层中；多个元胞区沟槽，设置于元胞区的所述第二外延层中；多个过渡区沟槽，设置于过渡区的所述第二外延层中；多个终端区沟槽，设置于终端区的所述第二外延层中；其中，所述过渡区沟槽底部和终端区沟槽底部的介质层厚度均大于所述元胞区沟槽底部的介质层厚度。
Description
技术领域
本公开涉及半导体领域，具体地，涉及一种功率器件及其制造方法以及包括这种功率器件的电子设备。
背景技术
鉴于深沟槽MOSFET的器件结构，当器件反向耐压时，沟槽底部的电场强度通常是最大的。当器件达到击穿电压，雪崩电离就发生在沟槽的底部角落，从而产生大量的雪崩电流。
深沟槽功率器件结构也包含有元胞区，过渡区和终端区，三个区域也均由若干沟槽组成，过渡区和终端区并不参与器件的导通，它们的作用是保护和隔离元胞区。正因为此，过渡区和终端区的面积不会太大。但是当器件应用中遭遇到雪崩击穿，通常需要泄放足够大的电流。为了提高器件的雪崩耐量，合理的设计就是保证器件的击穿发生在元胞区，由大面积的元胞来泄放大电流。实现的最佳方法之一就是，使得过渡区和终端结构的击穿电压远高于元胞区的击穿电压。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的功率器件及其制造方法以及包括这种功率器件的电子设备。
根据本公开的一个方面，提供了一种功率器件，所述功率器件划分为元胞区、过渡区和终端区，所述功率器件包括：衬底；第一外延层，设置于所述衬底上方；第二外延层，设置于所述第一外延层上方；多个体区，设置于所述第二外延层中；多个元胞区沟槽，设置于元胞区的所述第二外延层中；多个过渡区沟槽，设置于过渡区的所述第二外延层中；多个终端区沟槽，设置于终端区的所述第二外延层中；其中，所述过渡区沟槽底部和终端区沟槽底部的介质层厚度均大于所述元胞区沟槽底部的介质层厚度。如权利要求1所述的功率器件，其中，所述过渡区沟槽下部侧壁和终端区沟槽侧壁上的介质层厚度均大于所述元胞区沟槽下部侧壁上的介质层厚度。
其中，所述过渡区沟槽下部和终端区沟槽下部的横截面宽度均大于所述元胞区沟槽下部的横截面宽度。
其中，所述多个过渡区沟槽和所述多个终端区沟槽与所述第二外延层交替排列。
其中，所述功率器件还包括：栅电极和屏蔽栅电极，设置于所述元胞区沟槽内，所述栅电极位于所述屏蔽栅电极的上方，且通过介质层彼此绝缘。
其中，所述部分屏蔽栅电极和晶体管的源区连接。
其中，所述栅电极位于所述元胞区沟槽上部内，所述屏蔽栅电极位于所述元胞区沟槽下部内，所述元胞区沟槽上部的横截面宽度大于所述元胞区沟槽下部的横截面宽度。
其中，所述过渡区沟槽和终端区沟槽的深度可以大于所述元胞区的深度。
其中，所述第二外延层的浓度大于所述第一外延层的浓度。
根据本公开的另一个方面，提供了一种制造功率器件的方法，其中所述功率器件划分为元胞区、过渡区和终端区，所述方法包括：在衬底上外延生长第一外延层；在第一外延层上外延生长第二外延层；对所述第二外延层进行刻蚀，形成多个深沟槽；在元胞区内扩大元胞区沟槽的开口，从而形成T形的元胞区沟槽；在元胞区沟槽底部和侧壁上形成第一介质层，然后填充第一导电多晶硅以填满T形的元胞区沟槽；在过渡区沟槽和终端区沟槽底部和侧壁上形成第二介质层，然后填充第二导电多晶硅以填满过渡区沟槽和终端区沟槽；刻蚀元胞区沟槽内的第一导电多晶硅的一部分和过渡区沟槽内的第二导电多晶硅的一部分，控制元胞区沟槽和过渡区沟槽内剩余导电多晶硅的顶表面位置；在元胞区和过渡区沟槽内淀积第三介质层，部分刻蚀所述第三介质层以保证在元胞区沟槽内的第一导电多晶硅和过渡区沟槽内的第二导电多晶硅的上方有一定厚度的第三介质层；在T形元胞区沟槽和过渡区沟槽上部的侧壁形成指定厚度的栅氧化层；在T形元胞区沟槽和过渡区沟槽内淀积第三导电多晶硅，以形成用作晶体管栅电极的导电多晶硅。
其中，所述制造功率器件方法还包括：通过离子注入在外延层表面形成所述体区，然后在所述体区进行重掺杂形成源区；对所述体区和源区用金属层连接，形成晶体管源极；对所述结构的衬底底部进行背面减薄和背面金属层制作，形成晶体管漏极。
根据本公开的又一个方面，提供了一种电子设备，包括至少部分地由如上所述的功率器件形成的集成电路。
由此，本公开的功率器件采用双外延和深沟槽填充的工艺实现的超结结构，其在过渡区和终端区采用宽槽和厚介质层，调节部分区域的电荷平衡状态，从而提高此区域的耐压，保证器件的击穿发生在元胞区，提高器件的雪崩能量和耐压稳定性。本发明还提供了一种制造功率晶体管的方法。本发明的功率器件的制备方法无需增加额外的生产成本，易于实现。
附图说明
当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。
图1是示出了根据本公开的实施例的功率器件的俯视图；
图2是示出了根据本公开的实施例的功率器件的沿图1的线X-X’截取的横截面图；
图3是示出了根据本公开的实施例的功率器件的沿图1的线Y-Y’截取的横截面图；
图4是示出了制造根据本公开的实施例的功率器件的流程图；
图5-15是示出了制造根据本公开的实施例的功率器件的过程的各阶段的横截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的功率器件(例如，超结功率器件)可以包括形成在衬底上的半导体源区、半导体漏区、栅极以及体区结构，并且在横向方向(平行于衬底的表面的方向)上可以划分为元胞区、过渡区和终端区。其中，在衬底上顺序外延有第一外延层和第二外延层。第一外延层和第二外延层可以分别进行掺杂，第一外延层的掺杂浓度可以低于第二外延层的掺杂浓度。衬底、第一外延层和第二外延层均可以为第一导电类型，例如N型。在第二外延层内可以形成有多个沟槽结构，且位于元胞区内的元胞区沟槽为T形沟槽。在T形沟槽内设置有栅结构，所述栅结构包括栅电极和屏蔽栅电极，也包括在栅电极和屏蔽栅电极与第二外延层之间的介质层和栅绝缘层。多个元胞区沟槽之间形成有多个体区。在过渡区和终端区内形成有多个沟槽：过渡区沟槽和终端区沟槽。过渡区沟槽内形成有栅电极和屏蔽栅电极以及栅电极和屏蔽栅电极与第二外延层之间的栅绝缘层和介质层，而终端区沟槽内形成有屏蔽栅电极以及屏蔽栅电极与第二外延层之间的介质层。过渡区沟槽和终端区沟槽内的介质层厚度可以不同于元胞区沟槽内的介质层厚度。例如，过渡区沟槽和终端区沟槽底部的介质层厚度均大于元胞区沟槽底部的介质层厚度。过渡区沟槽下部侧壁和终端区沟槽侧壁上的介质层厚度均大于所述元胞区沟槽下部侧壁上的介质层厚度。过渡区沟槽和终端区沟槽形成为横截面宽度上下一致的柱状结构，且所述过渡区沟槽下部和终端区沟槽下部的横截面宽度均大于所述元胞区沟槽下部的横截面宽度。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1是示出了根据本公开的实施例的功率器件的俯视图。从图1可知，在半导体晶片(例如，硅晶片)上形成两列横向排列的多个金属焊盘。结合图2可知，位于图1下方的一列多个金属焊盘(即，在由线X-X’截取横截面的位置处)与下方的晶体管单元的栅电极11导电连接，其分别对应于元胞区和过渡区内的多个沟槽。结合图3可知，位于图1上方的一列多个金属焊盘(即，在由线Y-Y’截取横截面的位置处)分别与下方的屏蔽电极11和体接触区6导电连接。
图2是示出了根据本公开的实施例的功率器件的沿图1的线X-X’截取的横截面图。如图2所示，衬底1上方外延生长有第一外延层2，第一外延层2上方外延生长有第二外延层2’，在第二外延层2’内形成有交替排列的多个体区7和多个沟槽，多个沟槽包括位于元胞区内的元胞区沟槽a、位于过渡区内的过渡区沟槽b和位于终端区内的终端区沟槽c。元胞区沟槽形成为T形沟槽，即，元胞区沟槽上部的横截面宽度大于元胞区沟槽下部的横截面宽度。在元胞区内沟槽下部内形成有元胞区的屏蔽栅电极10，在元胞区内沟槽上部内形成有栅电极11，即，栅电极11位于屏蔽栅电极10上方。栅电极11与元胞区沟槽a的侧壁之间形成有栅绝缘层9。屏蔽栅电极10与元胞区沟槽a底部之间形成有介质层3，屏蔽栅电极10与元胞区沟槽侧壁之间形成有介质层4，屏蔽栅电极10与栅电极11之间形成有介质层5。介质层5的厚度大于介质层3的厚度和介质层4的厚度中的任何一个。
在过渡区和终端区内，过渡区沟槽b和终端区沟槽c形成为普通的宽沟槽，过渡区沟槽b和终端区沟槽c的横截面宽度大于元胞区a下部的横截面宽度。其中，过渡区沟槽b内形成有屏蔽栅电极12和位于屏蔽栅电极12上方的栅电极11，终端区沟槽c内形成有屏蔽栅电极13。屏蔽栅电极12与过渡区沟槽b底部之间形成有介质层14，类似地，屏蔽栅电极13与终端区沟槽c底部之间形成有介质层14。屏蔽栅电极12与过渡区沟槽b侧壁之间形成有介质层15，类似地，屏蔽栅电极13与终端区沟槽c侧壁之间形成有介质层15。过渡区沟槽b和终端区沟槽c内的介质层14的厚度大于元胞区沟槽a内的介质层3的厚度。过渡区沟槽b和终端区沟槽c内的介质层15的厚度大于元胞区沟槽a内的介质层4的厚度。
位于元胞区内的体区7内形成有源区8以及体接触区6，源区8和体接触区6均是重掺杂区。体区7为第二导电类型，例如，P型；源区8为第一导电类型，例如，N型；体接触区6为第二导电类型，例如P型。在栅电极上方形成与栅电极导电接触的金属导电层16。在减薄的衬底底部形成有背面金属层以形成晶体管的漏极。
图3是示出了根据本公开的实施例的功率器件的沿图1的线Y-Y’截取的横截面图。图3的横截面截取的是不形成晶体管单元的晶片边缘部分的横截面。其中，元胞区内形成有窄沟槽，即，元胞区内的窄沟槽的横截面宽度小于过渡区和终端区内的沟槽的横截面宽度。在该窄沟槽中仅仅形成有屏蔽栅电极10，相应地，过渡区的沟槽内也仅仅形成有屏蔽栅电极12。如图3所示，导电金属层16直接与屏蔽栅电极10或12导电接触。与此同时，导电金属层16与体接触区6导电接触。由此，部分屏蔽栅电极10和12通过导电金属层16与晶体管的体接触区6导电连接。
图4是示出了制造根据本公开的实施例的功率器件的流程图。具体制造根据本公开的实施例的功率器件的流程如下：
S1：在衬底上外延生长第一外延层；在第一外延层上外延生长第二外延层；
S2：对所述第二外延层进行刻蚀，在所述第二外延层中形成多个深沟槽；
S3：在元胞区内扩大元胞区沟槽的开口，从而在所述第二外延层状形成多个T形元胞区沟槽；
S4：在元胞区沟槽底部形成第一介质层，然后填充第一导电多晶硅，并进行回蚀以填满元胞区沟槽；
S5：在过渡区沟槽和终端区沟槽底部形成第二介质层，然后填充第二导电多晶硅以填满过渡区沟槽和终端区沟槽；
S6：刻蚀元胞区沟槽内的第一导电多晶硅的一部分和过渡区沟槽内的第二导电多晶硅的一部分，控制元胞区沟槽和过渡区沟槽内剩余导电多晶硅的顶表面高度；
S7：在元胞区和过渡区沟槽内淀积第三介质层，部分刻蚀所述第三介质层以保证在元胞区沟槽内的第一导电多晶硅和过渡区沟槽内的第二导电多晶硅的上方有一定厚度的第三介质层；
S8：在T形元胞区沟槽和过渡区沟槽上部的侧壁形成指定厚度的栅氧化层；
S9：在T形元胞区沟槽和过渡区沟槽内淀积第三导电多晶硅，以形成用作晶体管栅电极的导电多晶硅；
S10：离子注入形成所述体区，重掺杂形成源区；
S11：通孔制作，然后淀积金属层，形成电极。
图5-15是示出了制造根据本公开的实施例的功率器件的过程的各阶段的横截面图。
图5示出了制造根据本公开的实施例的功率器件所需的准备衬底和外延层结构。如图5所示，具体地，提供常规的晶片作为半导体衬底1，半导体衬底1的材料可以例如为Si。该半导体衬底在横向方向(平行于半导体衬底1的上表面的方向)上可以被划分为三个区域：元胞区、过渡区和终端区。可以对半导体衬底1进行离子注入以形成具有第一导电类型(例如，N型)的半导体衬底1，在半导体衬底1上进行外延以形成第一外延层2，在第一外延层2上继续进行外延以形成第二外延层2’，第一外延层2和第二外延层2’具有与衬底相同的导电类型，即，第一导电类型(例如，N型)。也就是说，第一外延层2和第二外延层2’进行了N掺杂，其中，第一外延层2的掺杂浓度低于第二外延层2’的掺杂浓度。由此形成了制造根据本公开的实施例的功率器件所需的准备衬底和外延层结构。
图6示出了根据本公开的实施例的具有多个深沟槽a、b和c的功率器件结构。如图6所示，在图5所示的衬底和外延层结构上方进行刻蚀(例如，离子刻蚀)，形成多个深沟槽。多个深沟槽包括元胞区的深沟槽a、过渡区的深沟槽b和终端区的深沟槽c。每个深沟槽可以从第二外延层2’的上表面向下延伸。
图7示出了根据本公开的实施例的具有T形元胞区沟槽a的功率器件结构。如图7所示，在如图6所示的功率器件结构上方淀积光刻胶，去除元胞区的沟槽两侧的光刻胶，再次进行离子刻蚀，以扩大沟槽开口，从而形成T形元胞区沟槽a。
图8示出了根据本公开的实施例的具有填充了导电多晶硅的T形元胞区沟槽a的功率器件结构。如图8所示，在如图7所示的T形元胞区沟槽底部和侧壁上形成第一介质层，第一介质层包括元胞区沟槽底部介质层3和元胞区沟槽侧壁介质层4，然后填入第一导电多晶硅，进行回刻，去除沟槽开口表面以上的导电多晶硅以形成填满T形元胞区沟槽的屏蔽栅电极10。
图9示出了根据本公开的实施例的具有填充了屏蔽栅电极12的过渡区沟槽b和填充了屏蔽栅电极13的终端区沟槽c的功率器件结构。如图9所示，在如图8所示的过渡区沟槽和终端区沟槽底部和侧壁上形成第二介质层，第二介质层分别包括过渡区沟槽和终端区沟槽的底部介质14和过渡区沟槽和终端区沟槽的侧壁介质15，然后填入第二导电多晶硅，进行回刻，去除沟槽开口表面以上的导电多晶硅以分别形成填满过渡区沟槽的屏蔽栅电极12和填满终端区沟槽的屏蔽栅电极13。如图9所示，过渡区沟槽和终端区沟槽的底部介质层14的厚度大于元胞区沟槽底部介质层3的厚度，过渡区沟槽和终端区沟槽的侧壁介质层15的厚度大于元胞区沟槽侧壁介质层4的厚度。同样如图9所示，过渡区沟槽和终端区沟槽的横截面宽度大于元胞区沟槽下部的横截面宽度。
图10示出了根据本公开的实施例的具有元胞区沟槽和过渡区沟槽下部内的屏蔽栅电极10和12的功率器件结构。如图10所示，在如图9所示的功率器件结构中，利用光刻胶挡住终端区，刻蚀T形元胞区沟槽内第一导电多晶硅和过渡区沟槽内第二导电多晶硅的一部分，通过调节刻蚀量来控制沟槽内剩余导电多晶硅的顶表面位置，即剩余导电多晶硅的顶表面的高度或剩余导电多晶硅的顶表面距第二外延层2’顶表面的竖直距离。如图10所示，该剩余导电多晶硅的顶表面位置被控制为使得T形元胞区沟槽内的剩余导电多晶硅位于T形元胞区沟槽下部内以用作屏蔽栅电极10。
图11示出了根据本公开的实施例的具有屏蔽栅电极10和12上方的介质层的功率器件结构。如图11所示，在如图10所示的元胞区沟槽a和过渡区沟槽b内淀积第三介质层，各向同性刻蚀所述第三介质层，保证在元胞区沟槽内的屏蔽栅电极10和过渡区沟槽内的屏蔽栅电极12的上方形成有一定厚度的第三介质层5。
图12示出了根据本公开的实施例的具有栅氧化层9的功率器件结构。如图12所示，在如图11所示的T形元胞区沟槽和过渡区沟槽的上部的侧壁生长牺牲氧化层，然后刻蚀掉所述牺牲氧化层，再通过热生长形成指定厚度的栅氧化层9。
图13示出了根据本公开的实施例的具有栅电极11的功率器件结构。如图13所示，在如图13所示的T形元胞区沟槽和过渡区沟槽内淀积第三导电多晶硅，然后刻蚀一定厚度形成用作栅电极。
图14示出了根据本公开的实施例的具有体区和漏区的功率器件结构。如图14所示，对如图13所示的第二外延层2’进行离子注入。通过离子注入在第二外延层2’内形成多个体区7，多个体区7与多个沟槽a、b和c交替排列，且从第二外延层2’表面向下延伸。体区7向下延伸的深度与栅电极11所处的深度一致，即，体区7的底表面与栅电极11的底表面齐平。然后在位于元胞区中的体区7内通过离子注入和热退火形成源区8和体接触区6。源区8和体接触区6均为重掺杂区，即，源区8和体接触区6均是高浓度掺杂的。源区8为第一导电类型，且体接触区6为第二导电类型，即，源区8与体接触区的导电类型不同。如图14所示，在元胞区和过渡区的边界处的体区7内仅设置有体接触区6，而未设置有源区8。由于上述结构的形成，当发生击穿时可以使得击穿首先发生在元胞区。
图15示出了根据本公开的实施例的具有晶体管源极和漏极的功率器件结构。如图15所示，在图14所示的功率器件结构上方沉积金属层16以用金属层16连接体区和源区，从而形成所述晶体管源极。金属层16可以直达源区8和体接触区6的上表面，从而形成与源区8和体接触区6的电接触。由此形成晶体管的源极。在形成晶体管的源极之后，对衬底1背面进行减薄，并在减薄后的衬底背面进行金属沉积以形成背面金属层。该背面金属层覆盖整个衬底背面，由此形成晶体管的漏极。
由此可以形成根据本公开的实施例的功率器件，其包括位于元胞区的T形元胞区沟槽a、位于过渡区的过渡区沟槽b、位于终端区的终端区沟槽c。在T形元胞区沟槽a设置有栅结构，所述栅结构包括彼此上下放置的栅电极11和屏蔽栅电极10，T形元胞区沟槽a也设置有在栅电极和屏蔽栅电极与第二外延层之间的介质层和栅绝缘层，即，位于T形元胞区沟槽底部的底部介质层3和位于T形元胞区沟槽下部侧壁的侧壁介质层4、位于栅电极11与屏蔽栅电极之间的中间介质层5、以及位于T形元胞区沟槽上部侧壁的栅绝缘层9。其中，过渡区沟槽和终端区沟槽底部的底部介质层14的厚度均大于元胞区沟槽底部的底部介质层3的厚度。过渡区沟槽下部侧壁和终端区沟槽侧壁上的介质层15的厚度均大于所述元胞区沟槽下部侧壁上的介质层4的厚度，且过渡区沟槽下部侧壁和终端区沟槽侧壁上的介质层15的厚度均大于所述元胞区沟槽上部侧壁上的栅绝缘层9的厚度。过渡区沟槽和终端区沟槽形成为横截面宽度上下一致的柱状结构，且所述过渡区沟槽b和终端区沟槽c的横截面宽度均大于所述元胞区沟槽a下部的横截面宽度。根据以上的结构，提高了过渡区和终端区的耐压，保证器件的击穿发生在元胞区，提高器件的雪崩能量和耐压稳定性。。
本领域技术人员应当清楚，上述的超结功率器件结构仅是基于本发明构思的一种具体实施例，而非对本发明的保护范围的限制。在符合本发明构思的情况下，本领域技术人员可以对本发明的器件结构进行修改和替代。这些修改和替代后的器件结构同样落入了本发明的保护范围。
根据本公开实施例的超结功率器件可以应用于各种电子设备。例如，通过集成多个这样的超结功率器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述功率器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (12)
1.一种功率器件，所述功率器件划分为元胞区、过渡区和终端区，所述功率器件包括：
衬底；
第一外延层，设置于所述衬底上方；
第二外延层，设置于所述第一外延层上方；
多个体区，设置于所述第二外延层中；
多个元胞区沟槽，设置于元胞区的所述第二外延层中；
多个过渡区沟槽，设置于过渡区的所述第二外延层中；
多个终端区沟槽，设置于终端区的所述第二外延层中；
其中，所述过渡区沟槽底部和终端区沟槽底部的介质层厚度均大于所述元胞区沟槽底部的介质层厚度。
2.如权利要求1所述的功率器件，其中，所述过渡区沟槽下部侧壁和终端区沟槽侧壁上的介质层厚度均大于所述元胞区沟槽下部侧壁上的介质层厚度。
3.如权利要求1所述的功率器件，其中，所述过渡区沟槽下部和终端区沟槽下部的横截面宽度均大于所述元胞区沟槽下部的横截面宽度。
4.如权利要求1所述的功率器件，其中，所述多个过渡区沟槽和所述多个终端区沟槽与所述第二外延层交替排列。
5.如权利要求1所述的功率器件，还包括：
栅电极和屏蔽栅电极，设置于所述元胞区沟槽内，所述栅电极位于所述屏蔽栅电极的上方，且通过介质层彼此绝缘。
6.如权利要求5所述的功率器件，其中，所述多个屏蔽栅电极中的部分屏蔽电极和晶体管的源区连接。
7.如权利要求5所述的功率器件，其中，所述栅电极位于所述元胞区沟槽上部内，所述屏蔽栅电极位于所述元胞区沟槽下部内，所述元胞区沟槽上部的横截面宽度大于所述元胞区沟槽下部的横截面宽度。
8.如权利要求1所述的功率器件，其中，所述过渡区沟槽和终端区沟槽的深度可以大于所述元胞区的深度。
9.如权利要求1所述的功率器件，其中，所述第二外延层的浓度大于所述第一外延层的浓度。
10.一种制造功率器件的方法，其中所述功率器件划分为元胞区、过渡区和终端区，所述方法包括：
在衬底上外延生长第一外延层；
在第一外延层上外延生长第二外延层；
对所述第二外延层进行刻蚀，形成多个深沟槽；
在元胞区内扩大元胞区沟槽的开口，从而形成T形的元胞区沟槽；
在元胞区沟槽底部和侧壁上形成第一介质层，然后填充第一导电多晶硅以填满T形的元胞区沟槽；
在过渡区沟槽和终端区沟槽底部和侧壁上形成第二介质层，然后填充第二导电多晶硅以填满过渡区沟槽和终端区沟槽；
刻蚀元胞区沟槽内的第一导电多晶硅的一部分和过渡区沟槽内的第二导电多晶硅的一部分，控制元胞区沟槽和过渡区沟槽内剩余导电多晶硅的顶表面位置；
在元胞区和过渡区沟槽内淀积第三介质层，部分刻蚀所述第三介质层以保证在元胞区沟槽内的第一导电多晶硅和过渡区沟槽内的第二导电多晶硅的上方有一定厚度的第三介质层；
在T形元胞区沟槽和过渡区沟槽上部的侧壁形成指定厚度的栅氧化层；
在T形元胞区沟槽和过渡区沟槽内淀积第三导电多晶硅，以形成用作晶体管栅电极的导电多晶硅。
11.如权利要求11所述的制造功率器件的方法，还包括：
通过离子注入在外延层表面形成所述体区，然后在所述体区进行重掺杂形成源区；
对所述体区和源区用金属层连接，形成晶体管源极；
对所述结构的衬底底部进行背面减薄和背面金属层制作，形成晶体管漏极。
12.一种电子设备，包括至少部分地由如权利要求1至9中任意一项所述的功率器件形成的集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910705227.9A CN110335895A (zh) | 2019-07-31 | 2019-07-31 | 功率器件及其制造方法 |
Applications Claiming Priority (1)
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| CN201910705227.9A CN110335895A (zh) | 2019-07-31 | 2019-07-31 | 功率器件及其制造方法 |
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| CN110335895A true CN110335895A (zh) | 2019-10-15 |
Family
ID=68148347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201910705227.9A Pending CN110335895A (zh) | 2019-07-31 | 2019-07-31 | 功率器件及其制造方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN110335895A (zh) |
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