CN107611179A - 降低栅源电容的屏蔽栅mosfet结构及其制备方法 - Google Patents

Abstract

本发明涉及一种降低栅源电源的屏蔽栅MOSFET结构及其制备方法，其在第一元胞沟槽内设置屏蔽栅结构，在第二元胞沟槽内设置沟槽栅结构；第一元胞沟槽的一侧上方设置第二导电类型第一基区，第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，第二元胞沟槽的一侧上方设置第二导电类型第三基区，第一导电类型源区、第二导电类型第一基区、第二导电类型第二基区、第二导电类型第三基区、沟槽内下层多晶硅体以及沟槽导电多晶硅均与源极金属欧姆接触，沟槽内上层多晶硅体与栅极金属欧姆接触，能进一步降低屏蔽栅MOSFET器件的栅极和源极接触面积，从而降低栅极和源极之间的电容，与现有工艺兼容，安全可靠。

Description

降低栅源电容的屏蔽栅MOSFET结构及其制备方法

技术领域

本发明涉及一种屏蔽栅MOSFET结构及其制备方法，尤其是一种降低栅源电源的屏蔽栅MOSFET结构及其制备方法，属于MOSFET器件的技术领域。

背景技术

VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻.由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。

屏蔽栅MOSFET结构具有导通损耗低、栅极电荷低、开关速度快、器件发热小以及能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。

对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，为了降低导通电阻，往往采用浓度很高的漂移区衬底。所以对器件的雪崩电流能力设计要求很高。

因此，提供一种屏蔽栅MOSFET结构及其制作方法，以进一步提升高压MOSFET器件雪崩电流能力实属必要。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种降低栅源电容的屏蔽栅MOSFET结构及其制备方法，其结构紧凑，能进一步降低屏蔽栅MOSFET器件的栅极和源极接触面积，从而降低栅极和源极之间的电容，与现有工艺兼容，安全可靠。

按照本发明提供的技术方案，所述降低栅源电容的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底正上方的第一导电类型漂移层；

在所述第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在第一元胞沟槽内设置屏蔽栅结构，在第二元胞沟槽内设置沟槽栅结构；屏蔽栅结构包括位于第一元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的沟槽内上层多晶硅体，沟槽内上层多晶硅体与沟槽内下层多晶硅体绝缘隔离；沟槽栅结构包括设置于第二元胞沟槽内的沟槽导电多晶硅；

第一元胞沟槽对应远离第二元胞沟槽一侧上方设置第二导电类型第一基区，第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，第二元胞沟槽对应远离第一元胞沟槽一侧上方设置第二导电类型第三基区，第二导电类型第一基区与第一元胞沟槽的侧壁接触，第二导电类型第二基区与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁均接触，第二导电类型第三基区与第二元胞沟槽的侧壁接触；

第二导电类型第一基区、第二导电类型第二基区内均设置与第一元胞沟槽侧壁接触的第一导电类型源区；第一导电类型源区、第二导电类型第一基区、第二导电类型第二基区、第二导电类型第三基区、沟槽内下层多晶硅体以及沟槽导电多晶硅均与第一导电类型漂移层上方的源极金属欧姆接触，沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触。

第一元胞沟槽、第二元胞沟槽为同一工艺制造层；沟槽内下层多晶硅体通过第一元胞沟槽内的沟槽内下绝缘氧化层与第一元胞沟槽的侧壁以及底壁绝缘隔离；沟槽内上层多晶硅体通过沟槽内上绝缘氧化层与第一元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离；沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度。

所述第一元胞沟槽、第二元胞沟槽在第一导电类型漂移层内的深度为3μm～6μm；第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区为同一工艺制造层

所述沟槽导电多晶硅通过沟槽绝缘氧化层与第二元胞沟槽的侧壁以及底壁绝隔离，沟槽导电多晶硅的宽度与沟槽内下层多晶硅体的宽度相同。

在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

一种降低栅源电容的屏蔽栅MOSFET结构的制备方法，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：

步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内刻蚀得到所需的第一元胞沟槽以及第二元胞沟槽；

步骤2、在上述第一元胞沟槽制备所需的屏蔽栅结构、第二元胞沟槽内制备所需的沟槽栅结构；

步骤3、在上述第一导电类型漂移层上方进行第二导电类型杂质离子的注入，扩散后分别形成第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区，第二导电类型第二基区位于第一元胞沟槽、第二元胞沟槽间且分别与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第一基区位于第一元胞沟槽远离第二元胞沟槽的一侧且与第一元胞沟槽的侧壁接触，第二导电类型第三基区位于第二元胞沟槽远离第一元胞沟槽的一侧且与第二元胞沟槽的侧壁接触；

步骤4、在上述第一导电类型漂移层上方进行第一导电类型杂质离子的注入，以在第二导电类型第一基区内以及第二导电类型第二基区内同时形成第一导电类型源区，第一导电类型源区与第一元胞沟槽的侧壁接触；

步骤5、在上述第一导电类型漂移层上方制备得到源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第二基区以及位于第二导电类型第二基区内的第一导电类型源区欧姆接触。

在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

半导体基板的材料包括硅，第一元胞沟槽、第二元胞沟槽的深度为3μm～6μm。

步骤2中，具体包括如下步骤：

步骤2-1、在所述第一元胞沟槽、第二元胞沟槽内设置第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖第一元胞沟槽、第二元胞沟槽的侧壁以及底壁，并在第一元胞沟槽、第二元胞沟槽内后形成第一多晶硅填充孔；

步骤2-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一多晶硅填充孔的多晶硅填充体；

步骤2-3、只对上述第一元胞沟槽内的多晶硅填充体进行刻蚀，以得到位于第一元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的刻蚀定位孔，第二元胞沟槽内的多晶硅填充体形成沟槽导电多晶硅；

步骤2-4、只对上述第一元胞沟槽内刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；

步骤2-5、只在上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二多晶硅填充孔；

步骤2-6、只对上述第二多晶硅填充孔内填充导电多晶硅，以得到填满第二多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；

沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽相应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；

沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。

第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区位于沟槽内上层多晶硅体底部的上方。

所述“第一导电类型”和“第二导电类型”两者中，对于N型功率MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型功率MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本发明的优点：在第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在第一元胞沟槽内设置屏蔽栅结构，在第二元胞沟槽内设置沟槽栅结构；屏蔽栅结构包括位于第一元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的沟槽内上层多晶硅体，沟槽内上层多晶硅体与沟槽内下层多晶硅体绝缘隔离；沟槽栅结构包括设置于第二元胞沟槽内的沟槽导电多晶硅；第一导电类型源区、第二导电类型第一基区、第二导电类型第二基区、第二导电类型第三基区、沟槽内下层多晶硅体以及沟槽导电多晶硅均与第一导电类型漂移层上方的源极金属欧姆接触，沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，能进一步降低屏蔽栅MOSFET器件的栅极和源极接触面积，从而降低栅极和源极之间的电容，结构紧凑，与现有工艺兼容，安全可靠。

附图说明

图1为本发明N型MOSFET结构的示意图。

图2～图11为本发明具体实施工艺步骤剖视图，其中

图2为本发明得到第一元胞沟槽以及第二元胞沟槽的示意图。

图3为本发明得到第一多晶硅填充孔后的剖视图。

图4为本发明得到多晶硅填充体后的剖视图。

图5为本发明得到刻蚀定位孔后的剖视图。

图6为本发明得到上部槽体后的剖视图。

图7为本发明得到第二多晶硅填充孔后的剖视图。

图8为本发明得到沟槽内上层多晶硅体后的剖视图。

图9为本发明得到P型第一基区、P型第二基区以及P型第三基区后的剖视图。

图10为本发明得到N+源区后的剖视图。

图11为本发明得到源极金属以及栅极金属后的剖视图。

附图标记说明：201-N+衬底、202-N型辅助层、203-N型漂移层、204-沟槽绝缘氧化层、205-沟槽导电多晶硅、206-沟槽内上绝缘氧化层、207-沟槽内上层多晶硅体、208-P型第一基区、209-N+源区、210-源极金属、211-栅极金属、212-第一元胞沟槽、213-第二元胞沟槽、214-沟槽内下层多晶硅体、215-沟槽内下绝缘氧化层、216-第一沟槽绝缘氧化层、217-第一多晶硅填充孔、218-多晶硅填充体、219-刻蚀定位孔、220-上部槽体、221-第二多晶硅填充孔、222-P型第二基区以及223-P型第三基区。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1和图11所示：为了能进一步降低屏蔽栅MOSFET器件的栅极和源极接触面积，从而降低栅极和源极之间的电容，以N型MOSFET器件为例，本发明包括至少一个晶体管单元，所述晶体管单元包括N+衬底201以及位于所述N+衬底201正上方的N型漂移层203；

在所述N型漂移层203内设置第一元胞沟槽212以及第二元胞沟槽213，在第一元胞沟槽212内设置屏蔽栅结构，在第二元胞沟槽213内设置沟槽栅结构；屏蔽栅结构包括位于第一元胞沟槽212内的沟槽内下层多晶硅体214以及位于所述沟槽内下层多晶硅体214正上方的沟槽内上层多晶硅体207，沟槽内上层多晶硅体207与沟槽内下层多晶硅体214绝缘隔离；沟槽栅结构包括设置于第二元胞沟槽213内的沟槽导电多晶硅205；

第一元胞沟槽212对应远离第二元胞沟槽213一侧上方设置P型第一基区208，第一元胞沟槽212与第二元胞沟槽213间设置P型第二基区222，第二元胞沟槽213对应远离第一元胞沟槽212一侧上方设置P型第三基区223，P型第一基区208与第一元胞沟槽212的侧壁接触，P型第二基区222与第一元胞沟槽212的侧壁以及第二元胞沟槽213的侧壁均接触，P型第三基区223与第二元胞沟槽213的侧壁接触；

P型第一基区208、P型第二基区222内均设置与第一元胞沟槽212侧壁接触的N+源区209；N+源区209、P型第一基区208、P型第二基区222、P型第三基区223、沟槽内下层多晶硅体214以及沟槽导电多晶硅205均与N型漂移层203上方的源极金属210欧姆接触，沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触。

具体地，在每个晶体管单元内都包含第一元胞沟槽212以及第二元胞沟槽213，第一元胞沟槽212、第二元胞沟槽213同时设置在N型漂移层203内，第一元胞沟槽212、第二元胞沟槽213的深度不大于N型漂移层203的厚度，在第一元胞沟槽212内设置屏蔽栅结构，第二元胞沟槽213内设置沟槽栅结构，利用第一元胞沟槽212的屏蔽栅结构能形成屏蔽栅MOSFET器件。在N型漂移层203内还设置P型第一基区208、P型第二基区222以及P型第三基区223，P型第一基区208、P型第二基区222以及P型第三基区223从N型漂移层203的上表面往下延伸，即P型第一基区208、P型第二基区222以及P型第三基区223从第一元胞沟槽212、第二元胞沟槽213的槽口往下延伸。

P型第二基区222位于第一元胞沟槽212与第二元胞沟槽213间，P型第一基区208位于第一元胞沟槽212远离第二元胞沟槽213的外侧，P型第三基区208位于第二元胞沟槽213远离第一元胞沟槽212的外侧，即P型第一基区208、P型第二基区222、P型第三基区223间沿第一元胞沟槽212指向第二元胞沟槽213的方向上依次排列。P型第一基区208与P型第二基区222内均设置N+源区209，P型第三基区223内不存在N+源区209。N+源区209均与第一元胞沟槽212的侧壁接触，位于P型第二基区222内的N+源区209不与第二元胞沟槽213的侧壁接触。

此外，第一元胞沟槽212、第二元胞沟槽213为同一工艺制造层；沟槽内下层多晶硅体214通过第一元胞沟槽212内的沟槽内下绝缘氧化层215与第一元胞沟槽212的侧壁以及底壁绝缘隔离；沟槽内上层多晶硅体207通过沟槽内上绝缘氧化层206与第一元胞沟槽212的侧壁以及沟槽内下层多晶硅体214绝缘隔离；沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体214的宽度。

本发明实施例中，所述第一元胞沟槽212、第二元胞沟槽213在N型漂移层203内的深度为3μm～6μm；P型第一基区208、P型第二基区222以及P型第三基区223为同一工艺制造层。P型第一基区208、P型第二基区222以及P型第三基区223在N型漂移层203内的深度相同。沟槽内下层多晶硅体214通过沟槽内下绝缘氧化层215与第一元胞沟槽212的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体214的宽度，因此，沟槽内下绝缘氧化层215的厚度大于沟槽内上绝缘氧化层206的厚度。P型第一基区208、P型第二基区222以及P型第三基区223位于沟槽内上层多晶硅体207底端的上方。

对于第二元胞沟槽213内的沟槽栅结构，所述沟槽导电多晶硅205通过沟槽绝缘氧化层204与第二元胞沟槽213的侧壁以及底壁绝隔离，沟槽导电多晶硅205的宽度与沟槽内下层多晶硅体214的宽度相同。

本发明实施例中，沟槽导电多晶硅205的长度长于沟槽内下层多晶硅体214的长度，沟槽绝缘氧化层204的厚度与沟槽内下绝缘氧化层215的厚度相同。

当源极金属210与第一元胞沟槽212内的沟槽内下层多晶硅体214、第二元胞沟槽213内的沟槽导电多晶硅205、P型第一基区208、位于P型第一基区208内的N+源区209、P型第三基区223以及位于P型第二基区222内的N+源区209欧姆接触后，能形成屏蔽栅MOSFET器件的源电极。当然，在具体实施时，源极金属210设置在N型漂移层203上方后，源极金属210还需要通过绝缘介质层与N型漂移层203等的绝缘隔离，具体绝缘隔离的目的以及结构等均可以根据需要进行设定，此处不再赘述。沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触，以能形成屏蔽栅MOSFET器件的栅电极。当然，还需要在N+衬底201的背面制作屏蔽栅MOSFET器件的漏电极，漏电极的具体结构可以根据需要进行选择确定，此处不再赘述。

本发明实施例中，通过在第一元胞沟槽212内设置屏蔽栅结构，在第二元胞沟槽213内设置沟槽栅结构，屏蔽栅结构中的沟槽内下导电多晶硅体214与第二元胞沟槽213内沟槽栅结构的沟槽导电多晶硅205通过源极金属210连接成等电位，且源极金属210还与P型第一基区208、位于P型第一基区208内的N+源区209、P型第二基区222、位于P型第二基区222内的N+源区209以及P型第三基区223欧姆接触，栅极金属221只与沟槽内上层多晶硅体207欧姆接触，从而减少栅极比率，即能进一步降低屏蔽栅MOSFET器件的栅极和源极接触面积，从而降低栅极和源极之间的电容。

当MOSFET器件包含多个晶体管单元时，多个晶体管单元重复设置在N型漂移层203内，所有晶体管单元通过N型漂移层203上方的源极金属210相互连接成一体。源极金属210与栅极金属211间相互绝缘隔离。

在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层202分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。

本发明实施例中，N型辅助层202的掺杂浓度大于N型漂移层203的掺杂浓度，但小于N+衬底201的掺杂浓度，利用N型辅助层202能够提高MOSFET器件的截止电场。

如图2～图11所示，上述降低栅源电容的屏蔽栅MOSFET结构，可以通过下述工艺步骤制备得到，具体地，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：

步骤1、提供具有N类型的半导体基板，所述半导体基板包括N+衬底201以及位于所述N+衬底201上方的N型漂移层203；选择性地掩蔽和刻蚀N型漂移层203，以在N型漂移层203内刻蚀得到所需的第一元胞沟槽212以及第二元胞沟槽213；

具体地，半导体基板的材料包括硅，当然，也可以采用本技术领域常用的材料，具体可以根据需要进行选择，此处不再赘述。可以采用本技术领域常用的工艺，刻蚀得到第一元胞沟槽212与第二元胞沟槽213，第一元胞沟槽212、第二元胞沟槽213的槽口位于N型漂移层203的上表面，第一元胞沟槽212、第二元胞沟槽213的深度小于N型漂移层203的厚度，如图2所示，具体刻蚀得到第一元胞沟槽212、第二元胞沟槽213的工艺过程此处不再赘述。此外，在N+衬底201与N型漂移层203间还可以设置N型辅助层202。

步骤2、在上述第一元胞沟槽212制备所需的屏蔽栅结构、第二元胞沟槽212内制备所需的沟槽栅结构；

具体地，制备屏蔽栅结构以及沟槽栅结构过程中，具体包括如下步骤：

步骤2-1、在所述第一元胞沟槽212、第二元胞沟槽213内设置第一沟槽绝缘氧化层216，所述第一沟槽绝缘氧化层216覆盖第一元胞沟槽212、第二元胞沟槽213的侧壁以及底壁，并在第一元胞沟槽212、第二元胞沟槽213内后形成第一多晶硅填充孔217；

如图3所示，第一沟槽绝缘氧化层216可以为二氧化硅层，第一沟槽绝缘氧化层216可以采用热氧化生长或填充的方式设置在第一元胞沟槽212、第二元胞沟槽213内，第一沟槽绝缘氧化层216的厚度小于第一元胞沟槽212、第二元胞沟槽213的宽度，因此，在设置第一沟槽绝缘氧化层216后，在第一元胞沟槽212、第二元胞沟槽213内同时形成第一多晶硅填充孔217。

步骤2-2、在上述第一多晶硅填充孔217内填充导电多晶硅，以得到填满第一多晶硅填充孔217的多晶硅填充体218；

如图4所示，采用本技术领域常用的技术手段填充导电多晶硅，填充的导电多晶硅会同时填满第一多晶硅填充孔217，即在第一元胞沟槽212、第二元胞沟槽213内同时得到多晶硅填充体218。多晶硅填充体218在第一元胞沟槽212、第二元胞沟槽213内呈竖直分布，即从第一元胞沟槽212、第二元胞沟槽213的槽口向槽底的方向延伸，多晶硅填充体218通过第一沟槽绝缘氧化层216与第一元胞沟槽212、第二元胞沟槽213相应的侧壁以及底壁绝缘隔离。

步骤2-3、只对上述第一元胞沟槽212内的多晶硅填充体218进行刻蚀，以得到位于第一元胞沟槽212内的沟槽内下层多晶硅体214以及位于所述沟槽内下层多晶硅体214正上方的刻蚀定位孔219，第二元胞沟槽213内的多晶硅填充体218形成沟槽导电多晶硅205；

如图5所示，采用本技术领域常用的技术手段，只对第一元胞沟槽212内的多晶硅填充体218进行刻蚀，第二元胞沟槽213内的多晶硅填充体218能够形成沟槽导电多晶硅205，同时，第二元胞沟槽213内的第一沟槽绝缘氧化层216形成沟槽绝缘氧化层204。在对第一元胞沟槽212内的多晶硅填充体218刻蚀后，去除第一元胞沟槽212内多晶硅填充体218的上部，下部的区域形成沟槽内下层多晶硅体214，上部的多晶硅填充体218去除后，在第一元胞沟槽212内形成刻蚀定位孔219。

步骤2-4、只对上述第一元胞沟槽212内刻蚀定位孔219外圈的第一沟槽绝缘氧化层216进行全刻蚀，以得到与沟槽内下层多晶硅体214对应的沟槽内下绝缘氧化层215以及位于沟槽内下层多晶硅体214正上方的上部槽体220；

如图6所示，采用本技术领域常用的技术手段，对第一元胞沟槽212内刻蚀定位孔219外圈的第一沟槽绝缘氧化层216进行刻蚀，即将刻蚀定位孔219外圈的第一沟槽绝缘氧化层216全去除，剩余部分的第一沟槽绝缘氧化层216形成与沟槽内下层多晶硅体214对应的沟槽下绝缘氧化层215。上部槽体220的宽度与第一元胞沟槽212的宽度相一致，上部槽体220的槽底即为沟槽内下层多晶硅体214以及沟槽内下绝缘氧化层215的顶部。

步骤2-5、只在上部槽体220内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体220的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体214正上方形成第二多晶硅填充孔221；

如图7所示，第二沟槽绝缘氧化层的厚度小于沟槽下绝缘氧化层215的厚度，第二沟槽绝缘氧化层覆盖在沟槽下层多晶硅体214的顶端以及沟槽内下绝缘氧化层215的顶。

步骤2-6、只对上述第二多晶硅填充孔221内填充导电多晶硅，以得到填满第二多晶硅填充孔221的沟槽内上层多晶硅体207，与沟槽内上层多晶硅体207对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层206；

沟槽内上层多晶硅体207的外圈通过沟槽内上绝缘氧化层206与第一元胞沟槽212相应的侧壁以及沟槽内下层多晶硅体214绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体214的宽度；

如图8所示，填充在第二多晶硅填充孔221内的导电多晶硅形成沟槽内上层多晶硅体207，同时，通过第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层206，沟槽栅内上层多晶硅体207的宽度大于沟槽内下层多晶硅体214的宽度，从而在第一元胞沟槽212内制备得到屏蔽栅结构。

步骤3、在上述N型漂移层203上方进行P型杂质离子的注入，扩散后分别形成P型第一基区208、P型第二基区222以及P型第三基区223，P型第二基区222位于第一元胞沟槽212、第二元胞沟槽213间且分别与第一元胞沟槽212的侧壁以及第二元胞沟槽213的侧壁接触，P型第一基区208位于第一元胞沟槽212远离第二元胞沟槽213的一侧且与第一元胞沟槽212的侧壁接触，P型第三基区223位于第二元胞沟槽213远离第一元胞沟槽212的一侧且与第二元胞沟槽213的侧壁接触；

如图9所示，采用本技术领域常用的技术手段进行P型杂质离子注入，以在N型漂移层203内得到P型第一基区208、P型第二基区222以及P型第三基区223，P型第一基区208、P型第二基区222以及P型第三基区223位于沟槽内上层多晶硅体207底部的下方。

步骤4、在上述N型漂移层203上方进行N型杂质离子的注入，以在P型第一基区208内以及P型第二基区222内同时形成N+源区209，N+源区209与第一元胞沟槽212的侧壁接触；

如图10所示，采用本技术领域常用的技术手段进行N型杂质离子注入，在P型第一基区208内以及P型第二基区222内同时形成N+源区209，N+源区209的面积小于P型第一基区208、P型第二基区222的面积。

步骤5、在上述N型漂移层203上方制备得到源极金属210，所述源极金属210同时与P型第一基区208、位于P型第一基区208内的N+源区209、P型第二基区222以及位于P型第二基区222内的N+源区209欧姆接触。

沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属211欧姆接触，沟槽内下层多晶硅体214与N型漂移层203上方的源极金属210欧姆接触。

如图11所示，采用本技术领域常用的技术手段制备得到源极金属210以及栅极金属211，栅极金属211与沟槽内上层多晶硅体207欧姆接触后，能形成MOSFET器件的栅电极，源极金属210与P型第一基区208、P型第一基区208内的N+源区209、P型第二基区222、位于P型第二基区222内的N+源区209、P型第三基区223、沟槽内下层多晶硅体214以及沟槽导电多晶硅205欧姆接触后，能形成MOSFET器件的源电极。当然，在具体实施时，可以在N+衬底201的背面制作漏电极的结构形式，具体工艺等可以根据需要进行选择，此处不再赘述。

当在N型漂移层203内同时存在多个晶体管单元时，即在N型漂移层203内存在多个同时包含第一元胞沟槽212、第二元胞沟槽213的结构形式，多个晶体管单元采用上述的工艺过程同时制备得到，多个晶体管单元的源极金属210相互电连接，即将多个晶体管单元相互连接成一体。

Claims (10)

1.一种降低栅源电容的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底正上方的第一导电类型漂移层；其特征是：

在所述第一导电类型漂移层内设置第一元胞沟槽以及第二元胞沟槽，在第一元胞沟槽内设置屏蔽栅结构，在第二元胞沟槽内设置沟槽栅结构；屏蔽栅结构包括位于第一元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的沟槽内上层多晶硅体，沟槽内上层多晶硅体与沟槽内下层多晶硅体绝缘隔离；沟槽栅结构包括设置于第二元胞沟槽内的沟槽导电多晶硅；

第一元胞沟槽对应远离第二元胞沟槽一侧上方设置第二导电类型第一基区，第一元胞沟槽与第二元胞沟槽间设置第二导电类型第二基区，第二元胞沟槽对应远离第一元胞沟槽一侧上方设置第二导电类型第三基区，第二导电类型第一基区与第一元胞沟槽的侧壁接触，第二导电类型第二基区与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁均接触，第二导电类型第三基区与第二元胞沟槽的侧壁接触；

第二导电类型第一基区、第二导电类型第二基区内均设置与第一元胞沟槽侧壁接触的第一导电类型源区；第一导电类型源区、第二导电类型第一基区、第二导电类型第二基区、第二导电类型第三基区、沟槽内下层多晶硅体以及沟槽导电多晶硅均与第一导电类型漂移层上方的源极金属欧姆接触，沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触。

2.根据权利要求1所述降低栅源电容的屏蔽栅MOSFET结构，其特征是：第一元胞沟槽、第二元胞沟槽为同一工艺制造层；沟槽内下层多晶硅体通过第一元胞沟槽内的沟槽内下绝缘氧化层与第一元胞沟槽的侧壁以及底壁绝缘隔离；沟槽内上层多晶硅体通过沟槽内上绝缘氧化层与第一元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离；沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度。

3.根据权利要求1或2所述降低栅源电容的屏蔽栅MOSFET结构，其特征是：所述第一元胞沟槽、第二元胞沟槽在第一导电类型漂移层内的深度为3μm～6μm；第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区为同一工艺制造层。

4.根据权利要求2所述降低栅源电容的屏蔽栅MOSFET结构，其特征是：所述沟槽导电多晶硅通过沟槽绝缘氧化层与第二元胞沟槽的侧壁以及底壁绝隔离，沟槽导电多晶硅的宽度与沟槽内下层多晶硅体的宽度相同。

5.根据权利要求1所述降低栅源电容的屏蔽栅MOSFET结构，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

6.一种降低栅源电容的屏蔽栅MOSFET结构的制备方法，其特征是，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：

步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内刻蚀得到所需的第一元胞沟槽以及第二元胞沟槽；

步骤2、在上述第一元胞沟槽制备所需的屏蔽栅结构、第二元胞沟槽内制备所需的沟槽栅结构；

步骤3、在上述第一导电类型漂移层上方进行第二导电类型杂质离子的注入，扩散后分别形成第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区，第二导电类型第二基区位于第一元胞沟槽、第二元胞沟槽间且分别与第一元胞沟槽的侧壁以及第二元胞沟槽的侧壁接触，第二导电类型第一基区位于第一元胞沟槽远离第二元胞沟槽的一侧且与第一元胞沟槽的侧壁接触，第二导电类型第三基区位于第二元胞沟槽远离第一元胞沟槽的一侧且与第二元胞沟槽的侧壁接触；

步骤4、在上述第一导电类型漂移层上方进行第一导电类型杂质离子的注入，以在第二导电类型第一基区内以及第二导电类型第二基区内同时形成第一导电类型源区，第一导电类型源区与第一元胞沟槽的侧壁接触；

步骤5、在上述第一导电类型漂移层上方制备得到源极金属，所述源极金属同时与第二导电类型第一基区、位于第二导电类型第一基区内的第一导电类型源区、第二导电类型第二基区以及位于第二导电类型第二基区内的第一导电类型源区欧姆接触。

7.根据权利要求6所述降低栅源电容的屏蔽栅MOSFET结构的制备方法，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。

8.根据权利要求6所述降低栅源电容的屏蔽栅MOSFET结构的制备方法，其特征是：半导体基板的材料包括硅，第一元胞沟槽、第二元胞沟槽的深度为3μm～6μm。

9.根据权利要求6所述降低栅源电容的屏蔽栅MOSFET结构的制备方法，其特征是，步骤2中，具体包括如下步骤：

步骤2-1、在所述第一元胞沟槽、第二元胞沟槽内设置第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖第一元胞沟槽、第二元胞沟槽的侧壁以及底壁，并在第一元胞沟槽、第二元胞沟槽内后形成第一多晶硅填充孔；

步骤2-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一多晶硅填充孔的多晶硅填充体；

步骤2-3、只对上述第一元胞沟槽内的多晶硅填充体进行刻蚀，以得到位于第一元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内下层多晶硅体正上方的刻蚀定位孔，第二元胞沟槽内的多晶硅填充体形成沟槽导电多晶硅；

步骤2-4、只对上述第一元胞沟槽内刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；

步骤2-5、只在上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二多晶硅填充孔；

步骤2-6、只对上述第二多晶硅填充孔内填充导电多晶硅，以得到填满第二多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；

沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与第一元胞沟槽相应的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；

沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。

10.根据权利要求6所述降低栅源电容的屏蔽栅MOSFET结构的制备方法，其特征是：第二导电类型第一基区、第二导电类型第二基区以及第二导电类型第三基区位于沟槽内上层多晶硅体底部的上方。