CN104638011A - 一种沟槽mosfet器件及其制作方法 - Google Patents

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Abstract

本发明提供一种沟槽MOSFET器件及其制作方法，所述器件包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET终端区的耐压能力。

Description

一种沟槽MOSFET器件及其制作方法
技术领域
本发明属于电子器件领域，涉及一种沟槽MOSFET器件及其制作方法。
背景技术
对于通常用在电力电子系统和电源管理中的半导体器件而言，功率金属氧化物半导体场效应晶体管MOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor)，或绝缘栅场效应晶体管，被广泛引入。
沟槽型功率MOSFET是继MOSFET之后新发展起来的高效、功率开关器件，它采用沟槽型栅极结构场效应管，它不仅继承了MOS场效应管输入阻抗高(≥108Ω)、驱动电流小(0.1μA左右)的优点，还具有耐压高、工作电流大、输出功率高、跨导线性好、开关速度快等优良特性。正是由于它将电子管与功率晶体管的优点集于一身，因此在开关电源、逆变器、电压放大器、功率放大器等电路中获得广泛应用。因此，高击穿电压、大电流、低导通电阻是功率MOSFET的最为关键的指标。但是对功率MOSFET来说，几乎不可以同时获得高击穿电压和低导通电阻，从而达到在大电流工作时较小的功耗的目的，需要在击穿电压和导通电阻两个指标上互相妥协。
为了尽可能优化器件结构达到较高的击穿电压和低导通电阻的目的，分裂栅沟槽功率场效应管(Split Gate MOSFET)应运而生。其主要是通过在沟槽下部集成一个与源极短接的屏蔽栅的场板效应来提高击穿电压。因此，在相同击穿电压的要求下，可以通过增大硅外延层的掺杂浓度来降低功率MOSFET的导通电阻，从而降低大电流工作时的功耗。
如今，功率器件的元胞区已经能够通过设计使其达到较高的耐压水平，但是在实际的生产过程中，还需要考虑晶体管的边缘区域，对于垂直器件来说，一个芯片的边缘部分的元胞除了要承受垂直方向上的电压外还要承受水平方向上的电压，因此器件的终端边缘区域成为制约整个器件击穿电压的一个不可忽视的因素。
因此，提供一种新的沟槽MOSFET器件及其制作方法，以提高中压MOSFET终端区的耐压能力，从而提高晶体管的整体耐压能力，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽MOSFET器件及其制作方法，用于解决现有技术中沟槽MOSFET器件的终端区耐压能力不高的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽MOSFET器件，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。
可选地，所述终端区沟槽结构的深度比所述元胞区沟槽结构的深度大0.2～2μm。
可选地，所述终端区沟槽结构包括形成于沟槽内表面的沟槽氧化层及填充于沟槽内的多晶硅层。
可选地，所述元胞区沟槽结构包括形成于沟槽内表面的栅氧化层及填充于沟槽内的多晶硅层。
可选地，所述元胞区沟槽结构为分裂栅，包括屏蔽栅及形成于所述屏蔽栅上方的控制栅，所述屏蔽栅与所述控制栅之间通过绝缘层隔离。
可选地，在靠近终端区的若干元胞区沟槽结构中，至少一个元胞区沟槽结构的深度等于所述终端区沟槽结构的深度。
本发明还提供一种沟槽MOSFET器件的制作方法，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
可选地，所述掩蔽层为光刻胶。
可选地，于所述步骤S3中，所述预设深度为0.2～2μm。
本发明还提供另一种沟槽MOSFET器件的制作方法，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
可选地，所述硬掩膜层的材料为氧化硅，于所述步骤S2中，所述预设厚度为1000～2000埃。
本发明还提供另一种沟槽MOSFET器件的制作方法，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的元胞区开口及终端区开口；其中，所述终端区开口的宽度大于所述元胞区开口的宽度；
S3：以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S4：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
可选地，所述终端区开口的宽度比所述元胞区开口的宽度大0.2～0.5μm。
如上所述，本发明的沟槽MOSFET器件及其制作方法，具有以下有益效果：(1)本发明的沟槽MOSFET器件中，所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度，由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET(＞150V)终端区的耐压能力；(2)终端区沟槽结构的沟槽氧化层采用厚氧化层(2000～6000埃)，可以进一步提高终端区耐压能力；(3)元胞区沟槽结构既可采用常规的沟槽栅结构，也可以采用耐压能力更高的分裂栅结构，从而满足不同的性能要求。
附图说明
图1显示为本发明的沟槽MOSFET器件在实施例一中的结构剖视图。
图2显示为本发明的沟槽MOSFET器件在实施例二中的结构剖视图。
图3显示为本发明的沟槽MOSFET器件的制作方法于实施例三中的工艺流程图。
图4显示为本发明的沟槽MOSFET器件的制作方法在N型重掺杂衬底上形成N型轻掺杂外延层的示意图。
图5显示为本发明的沟槽MOSFET器件的制作方法于实施例三中在N型轻掺杂外延层上形成一硬掩膜层，并在硬掩膜层中形成开口的示意图。
图6显示为本发明的沟槽MOSFET器件的制作方法于实施例三中在硬掩膜层表面形成覆盖元胞区的掩蔽层，并对位于终端区的N型轻掺杂外延层往下刻蚀预设深度的示意图。
图7显示为本发明的沟槽MOSFET器件的制作方法对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽的示意图。
图8显示为本发明的沟槽MOSFET器件的制作方法于实施例四中的工艺流程图。
图9显示为本发明的沟槽MOSFET器件的制作方法于实施例四中在N型轻掺杂外延层上形成一硬掩膜层，并在硬掩膜层中形成若干开口的示意图。
图10显示为本发明的沟槽MOSFET器件的制作方法于实施例四中在硬掩膜层表面形成覆盖元胞区的掩蔽层，并将位于终端区的开口底部残留的硬掩膜层去除的示意图。
图11显示为本发明的沟槽MOSFET器件的制作方法于实施例五中的工艺流程图。
图12显示为本发明的沟槽MOSFET器件的制作方法于实施例五中在N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中形成若干元胞区开口及终端区开口的示意图。
元件标号说明
S1～S5                  步骤
1                       N型重掺杂衬底
2                       N型轻掺杂外延层
3                       元胞区沟槽结构
31                      栅氧化层
32，42                  多晶硅层
33                      屏蔽栅
34                      控制栅
35                      绝缘层
4                       终端区沟槽结构
41                      沟槽氧化层
5                       硬掩膜层
6                       开口
7                       掩蔽层
8                       元胞区沟槽
9                       终端区沟槽
10                      元胞区开口
11                      终端区开口
W1                      元胞区开口的宽度
W2                      终端区开口的宽度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种沟槽MOSFET器件，请参阅图1，显示为该器件的结构剖视图，包括N型重掺杂衬底1及形成于所述N型重掺杂衬底1上的N型轻掺杂外延层2；所述N型轻掺杂外延层2中形成有若干元胞区沟槽结构3及若干终端区沟槽结构4，其中：所述终端区沟槽结构4的深度大于所述元胞区沟槽结构3的深度。
所述元胞区沟槽结构3位于沟槽MOSFET器件的元胞区I，所述终端区沟槽结构4位于沟槽MOSFET器件的终端区II。
具体的，所述N型重掺杂衬底1作为沟槽MOSFET器件的漏区，所述N型轻掺杂外延层2作为沟槽MOSFET器件的漂移区。需要说明的是，沟槽MOSFET器件还包括沟道区(一般位于相邻元胞区沟槽结构之间，并位于漂移区上部，为P型掺杂)、源区(一般位于沟道区两端并与元胞区沟槽结构接触，为N型重掺杂)、栅极金属线(作用是将各栅极连接起来)等部件(未图示)，其结构及分布为本领域技术人员所熟知，此处不再赘述。
具体的，所述终端区沟槽结构4包括形成于沟槽内表面的沟槽氧化层41及填充于沟槽内的多晶硅层42。所述沟槽氧化层42采用厚氧化层，可以提高终端区的耐压能力。本实施例中，所述沟槽氧化层42的厚度范围优选为2000～6000埃。所述元胞区沟槽结构3包括形成于沟槽内表面的栅氧化层31及填充于沟槽内的多晶硅层32。
特别的，本发明的沟槽MOSFET器件中，所述终端区沟槽结构4的深度大于所述元胞区沟槽结构3的深度。图1中示出了所述终端区沟槽结构4与所述元胞区沟槽结构3的深度差，本实施例中，所述终端区沟槽结构4的深度优选为比所述元胞区沟槽结构3的深度大0.2～2μm。由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构4可以延长反型层的长度，使得终端区沟槽结构4周围的耗尽程度更高，从而有助于提升中压MOSFET(＞150V)终端区的耐压能力。本发明中，所述终端区沟槽结构4的深度范围是3～6μm。
在器件工作中，部分终端区沟槽结构4可以与器件源极短接，也可以悬空。
需要指出的是，对于靠近所述终端区II的若干元胞区沟槽结构，其承受高压击穿的风险要大于远离所述终端区II的若干元胞区沟槽结构，因此，在本发明的另一实施例中，靠近终端区的若干元胞区沟槽结构(例如1～3列)中，也可以有至少一个元胞区沟槽结构3的深度等于所述终端区沟槽结构4的深度，而其它大部分元胞区沟槽结构的深度均小于所述终端区沟槽结构的深度，此处不应过分限制本发明的保护范围。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中，元胞区沟槽结构采用常规沟槽栅结构，而本实施例中，所述元胞区沟槽结构采用分裂栅结构。
请参阅图2，显示为本实施例中沟槽MOSFET器件的结构剖视图，包括N型重掺杂衬底1及形成于所述N型重掺杂衬底1上的N型轻掺杂外延层2；所述N型轻掺杂外延层2中形成有若干元胞区沟槽结构3及若干终端区沟槽结构4，其中：所述终端区沟槽结构4的深度大于所述元胞区沟槽结构3的深度。
如图2所示，所述元胞区沟槽结构3为分裂栅，包括屏蔽栅33及形成于所述屏蔽栅33上方的控制栅34，所述屏蔽栅33与所述控制栅34之间通过绝缘层35隔离。另外，所述绝缘层35的一部分作为所述屏蔽栅33的沟槽氧化层(未标号)，一部分作为所述控制栅34的栅氧化层。
本实例中，沟槽MOSFET器件其余部分与实施例一基本相同，具体结构不再赘述。
由于而本实施例的沟槽MOSFET器件中，所述元胞区沟槽结构采用耐压能力更高的分裂栅结构，因此，沟槽MOSFET器件的整体耐压能力更高。
实施例三
本发明的沟槽MOSFET器件的一种制作方法如下，请参阅图3，显示为该方法的工艺流程图，至少包括以下步骤：
步骤S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
步骤S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；
步骤S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
步骤S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
步骤S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
首先请参阅图4，执行步骤S1：提供一N型重掺杂衬底1，在所述N型重掺杂衬底1上形成N型轻掺杂外延层2。其中，所述N型重掺杂衬底1作为沟槽MOSFET器件的漏区，所述N型轻掺杂外延层2作为沟槽MOSFET器件的漂移区。外延工艺为本领域的公知常识，具体工艺步骤此处不再赘述。
然后请参阅图5，执行步骤S2：在所述N型轻掺杂外延层2上形成一硬掩膜层5，并在位于元胞区I及终端区II的硬掩膜层5中分别形成若干暴露出所述N型轻掺杂外延层2的开口6。所述硬掩膜层5包括但不限于氧化硅，可通过光刻、显影等常规半导体工艺在所述硬掩膜层5中形成所述开口6。本实施例中，所述预设深度优选为0.2～2μm。
接着请参阅图6，执行步骤S3：在所述硬掩膜层5表面形成覆盖所述元胞区I的掩蔽层7，然后对所述终端区II进行刻蚀，将位于所述终端区II并被所述开口6暴露的所述N型轻掺杂外延层2往下刻蚀预设深度。所述掩蔽层7包括但不限于光刻胶，本实施例中，优选采用光刻胶作为掩蔽层，可直接通过光刻、显影得到所述掩蔽层7。
再请参阅图7，执行步骤S4：去除所述掩蔽层7，以所述硬掩膜层5为掩膜板，对所述N型轻掺杂外延层2进行刻蚀，形成若干元胞区沟槽8及若干终端区沟槽9；其中，所述终端区沟槽9的深度大于所述元胞区沟槽8的深度。
具体的，采用等离子体刻蚀形成所述元胞区沟槽8及所述终端区沟槽9，由于所述掩蔽层7中位于终端区II的开口内的N型轻掺杂外延层2已预先被刻蚀预设深度，在同等刻蚀条件下，最终得到的终端区沟槽9的深度必然大于元胞区沟槽8的深度。所述终端区沟槽9与所述元胞区沟槽8的深度差可通过调整所述步骤S2中刻蚀的预设深度来进行调整。
最后请参阅图1或图2，执行步骤S5：在所述元胞区沟槽8及所述终端区沟槽9中制作元胞区沟槽结构3及终端区沟槽结构4。
具体的，在所述终端区沟槽9内依次沉积沟槽氧化层41及多晶硅层42，得到所述终端区沟槽结构4；所述沟槽氧化层41的厚度范围是2000～6000埃。所述沟槽氧化层42采用厚氧化层，可以提高终端区的耐压能力。
此外，图1中显示的为所述元胞区沟槽结构3为普通沟槽栅的情形，包括形成于沟槽内表面的栅氧化层31及填充于沟槽内的多晶硅层32。当然，所述元胞区沟槽结构3也可以采用其它形式，如为分裂栅，如图2所示，所述元胞区沟槽结构3包括屏蔽栅33及形成于所述屏蔽栅33上方的控制栅34，所述屏蔽栅33与所述控制栅34之间通过绝缘层35隔离。普通沟槽栅及分裂栅的制作方法为本领域技术人员所熟知，此处不再赘述。
形成所述元胞区沟槽结构3及终端区沟槽结构4之后，采用常规工艺继续制作沟槽MOSFET器件的沟道区、源区、栅极金属线、源极金属线等，得到最终的沟槽MOSFET器件。当然，上述步骤的顺序可根据实际需要进行灵活调整，此处不应过分限制本发明的保护范围。
本发明的沟槽MOSFET器件的制作方法与CMOS工艺兼容，工艺步骤简单易行，可以制作出性能优异的耐高压沟槽MOSFET器件。
实施例四
本发明的沟槽MOSFET器件的另一种制作方法如下，请参阅图8，显示为本实施例中该方法的工艺流程图，至少包括以下步骤：
步骤S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
步骤S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；
步骤S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
步骤S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
步骤S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
首先请参阅图4，执行步骤S1：提供一N型重掺杂衬底1，在所述N型重掺杂衬底1上形成N型轻掺杂外延层2。
然后请参阅图9，执行步骤S2：在所述N型轻掺杂外延层2上形成一硬掩膜层5，并在位于元胞区I及终端区II的硬掩膜层5中分别形成若干开口6；所述开口6未贯穿所述硬掩膜层5，所述开口6底部残留有预设厚度的硬掩膜层。
具体的，所述硬掩膜层6优选采用氧化硅，通过控制刻蚀速率或刻蚀时间等工艺参数，使得所述预设厚度为1000～2000埃。
接着请参阅图10，执行步骤S3：在所述硬掩膜层5表面形成覆盖所述元胞区I的掩蔽层7，然后对所述终端区II进行刻蚀，将位于所述终端区II的所述开口6底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层2。所述掩蔽层7优选采用光刻胶，可以保护位于所述元胞区I中的所述开口6不被刻蚀。
再请参阅图7，执行步骤S4：去除所述掩蔽层7，以所述硬掩膜层5为掩膜板，对所述N型轻掺杂外延层2进行刻蚀，形成若干元胞区沟槽8及若干终端区沟槽9；其中，所述终端区沟槽9的深度大于所述元胞区沟槽8的深度。
具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽8及所述终端区沟槽9，由于位于元胞区I的所述开口未被刻通，残留1000～2000埃，在沟槽刻蚀过程中，由于等离子体对氧化硅和硅有一定的选择比，有氧化硅的部分刻蚀速率比较慢，因此，最终形成的终端区沟槽9的深度要比元胞区沟槽8的深度大。可以通过控制上述步骤S2中开口底部残留的硬掩膜层的厚度将所述终端区沟槽9与所述元胞区沟槽8的深度差调整到合适的值，如0.2～2μm。
最后请参阅图1或图2，执行与实施例三中基本相同的步骤S5，在所述元胞区沟槽8及所述终端区沟槽9中制作元胞区沟槽结构3及终端区沟槽结构4。
实施例五
本发明还提供沟槽MOSFET器件的第三种制作方法，请参阅图11，显示为本实施例中该方法的工艺流程图，至少包括以下步骤：
步骤S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
步骤S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的元胞区开口及终端区开口；其中，所述终端区开口的宽度大于所述元胞区开口的宽度；
步骤S3：以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
步骤S4：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
首先请参阅图4，执行与实施例一基本相同的步骤S1：提供一N型重掺杂衬底1，在所述N型重掺杂衬底1上形成N型轻掺杂外延层2。
然后请参阅图12，执行步骤S2：在所述N型轻掺杂外延层上2形成一硬掩膜层5，并在所述硬掩膜层5中分别形成若干暴露出所述N型轻掺杂外延层2的元胞区开口10及终端区开口11；其中，所述终端区开口11的宽度W2大于所述元胞区开口10的宽度W1。本实施例中，所述终端区开口的宽度优选为比所述元胞区开口的宽度大0.2～0.5μm。
再请参阅图7，执行步骤S3：以所述硬掩膜层5为掩膜板，对所述N型轻掺杂外延层2进行刻蚀，形成若干元胞区沟槽8及若干终端区沟槽9；其中，所述终端区沟槽9的深度大于所述元胞区沟槽8的深度。
具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽8及所述终端区沟槽9，由于所述终端区开口11的宽度大于所述元胞区开口10的宽度，在同等刻蚀条件下，终端区开口部位的N型轻掺杂外延层的刻蚀速率相对较快，因此，最终形成的终端区沟槽9的深度要比元胞区沟槽8的深度大。可以通过控制上述步骤S2中所述终端区开口与所述元胞区开口的宽度差，将所述终端区沟槽9与所述元胞区沟槽8的深度差调整到合适的值，如0.2～2μm。
最后请参阅图1或图2，执行步骤S4：在所述元胞区沟槽8及所述终端区沟槽9中制作元胞区沟槽结构3及终端区沟槽结构4。该步骤与实施例三中的步骤S5基本相同，此处不再赘述。
综上所述，本发明的沟槽MOSFET器件及其制作方法，具有以下有益效果：(1)本发明的沟槽MOSFET器件中，所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度，由于器件工作时反型层形成于沟槽栅表面，较深的终端区沟槽结构可以延长反型层的长度，使得终端区沟槽结构周围的耗尽程度更高，从而有助于提升中压MOSFET(＞150V)终端区的耐压能力；(2)终端区沟槽结构的沟槽氧化层采用厚氧化层(2000～6000埃)，可以进一步提高终端区耐压能力；(3)元胞区沟槽结构既可采用常规的沟槽栅结构，也可以采用耐压能力更高的分裂栅结构，从而满足不同的性能要求。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种沟槽MOSFET器件，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其特征在于：所述终端区沟槽结构的深度大于所述元胞区沟槽结构的深度。
2.根据权利要求1所述的沟槽MOSFET器件，其特征在于：所述终端区沟槽结构的深度比所述元胞区沟槽结构的深度大0.2～2μm。
3.根据权利要求1所述的沟槽MOSFET器件，其特征在于：所述终端区沟槽结构包括形成于沟槽内表面的沟槽氧化层及填充于沟槽内的多晶硅层。
4.根据权利要求3所述的沟槽MOSFET器件，其特征在于：所述元胞区沟槽结构包括形成于沟槽内表面的栅氧化层及填充于沟槽内的多晶硅层。
5.根据权利要求3所述的沟槽MOSFET器件，其特征在于：所述元胞区沟槽结构为分裂栅，包括屏蔽栅及形成于所述屏蔽栅上方的控制栅，所述屏蔽栅与所述控制栅之间通过绝缘层隔离。
6.根据权利要求1所述的沟槽MOSFET器件，其特征在于：在靠近终端区的若干元胞区沟槽结构中，至少一个元胞区沟槽结构的深度等于所述终端区沟槽结构的深度。
7.一种沟槽MOSFET器件的制作方法，其特征在于，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
8.根据权利要求7所述的沟槽MOSFET器件的制作方法，其特征在于：所述掩蔽层为光刻胶。
9.根据权利要求7所述的沟槽MOSFET器件的制作方法，其特征在于：于所述步骤S3中，所述预设深度为0.2～2μm。
10.一种沟槽MOSFET器件的制作方法，其特征在于，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
11.根据权利要求10所述的沟槽MOSFET器件的制作方法，其特征在于：所述硬掩膜层的材料为氧化硅，于所述步骤S2中，所述预设厚度为1000～2000埃。
12.一种沟槽MOSFET器件的制作方法，其特征在于，至少包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在所述硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的元胞区开口及终端区开口；其中，所述终端区开口的宽度大于所述元胞区开口的宽度；
S3：以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S4：在所述元胞区沟槽及所述终端区沟槽中制作元胞区沟槽结构及终端区沟槽结构。
13.根据权利要求12所述的沟槽MOSFET器件的制作方法，其特征在于：所述终端区开口的宽度比所述元胞区开口的宽度大0.2～0.5μm。
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