JP5439768B2 - 半導体装置の製造方法 - Google Patents
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Description
前述の、充分に良好な結晶性が得られてはいないことの原因は、特にハードマスク(シリコン系絶縁膜)とシリコン基板との界面近傍では、熱膨張係数など材料物性の違いに起因する応力が発生しているため、この応力に起因して結晶欠陥が形成され易いことにあると考えられる。そこで、たとえば、ハードマスクを除去した後にトレンチを埋め込むことにすれば、ハードマスク起因の多結晶の形成、結晶欠陥の発生と言った、リーク電流発生原因を防ぐことが可能となる。しかし、この場合、ハードマスクを研磨工程における終了ポイントの高精度な検出手段として用いることができなくなるため、研磨終了点を決め難くなり、耐圧の歩留まり悪化を招くことなどの問題があるため、採用が難しい。
本発明の半導体装置の製造方法によれば、前記第1の絶縁膜および第2の絶縁膜がシリコン酸化膜とすることもできる。また、前記第1の絶縁膜または第2の絶縁膜のどちらか一方がシリコン窒化膜とすることもできる。
図1、図2は本発明の半導体装置の製造方法の実施例1にかかる主要な製造工程を示す半導体基板の断面図である。図3、図4は本発明半導体装置の製造方法の実施例2にかかる主要な製造工程を示す半導体基板の断面図である。
次にトレンチエッチングをたとえば、BOSCHプロセスにより行い、ウエハ表面から深さ73μmのトレンチ4を形成する。この状態を図1(c)に示す。次いでトレンチ4内の洗浄とマスク酸化膜3のエッチングを兼ねてHF(フッ化水素)処理により、マスク酸化膜3の膜厚の薄い部分をエッチングにより除去してなる応力抑制用開口パターン3dを形成する。この状態を図1(d)に示す。
2 :n型シリコン半導体層
3 :マスク絶縁膜、マスク酸化膜
3a :シリコン酸化膜
3b :開口パターン
3c :トレンチ形成用酸化膜開口部
3d :応力抑制用開口パターン
4 :トレンチ
5 :p型エピタキシャル層
6 :マスク絶縁膜
6a :SiN膜、マスクSiN膜
6b :マスクSiN膜開口部分
6c :シリコン酸化膜、LP−TEOS膜
6d :トレンチ形成用開口部
23 :pベース領域
24 :n+ソース領域
25 :ゲート絶縁膜
26 :ゲート電極層
27 :ソース電極
28 :ドレイン電極
30 :p+コンタクト領域
31 :層間絶縁膜。
Claims (5)
- 低抵抗の第1導電型半導体基板上の第1導電型半導体層の主面に設けた膜厚の厚い部分と膜厚の薄い部分を有し、複数の開口部を有する絶縁膜をマスクとして、該主面に垂直に層状またはカラム状にエッチングしてトレンチを形成する第一工程と、該トレンチに第2導電型エピタキシャル半導体層を該トレンチからオーバーするように埋め込み、前記絶縁膜を終点検出手段として前記第2導電型エピタキシャル半導体層表面を研磨して、該第2導電型エピタキシャル半導体層と前記第1導電型半導体層のトレンチエッチング残部層とを交互に隣接配置させ、オン状態で電流を流し、オフ状態で空乏化する構成の並列pn層からなる超接合構造を形成する第二工程とを有する半導体装置の製造方法において、前記第一工程では前記マスクの前記マスクの前記膜厚の厚い部分は、前記開口部のエッジから距離を有し、前記膜厚の薄い部分が、前記開口部のエッジに接する第1の部分と、隣接する前記開口部のエッジに接する前記第1の部分の間に前記膜厚の厚い部分に挟まれた第2の部分とを有し、第二工程では前記トレンチに第2導電型エピタキシャル半導体層を埋め込む前に、前記絶縁膜の膜厚の薄い部分をエッチングにより除去した後に、前記トレンチに第2導電型エピタキシャル半導体層を埋め込むことを特徴とする半導体装置の製造方法。
- 前記第一工程では、前記第1導電型半導体層の主面上に第1の絶縁膜を形成し、前記第1の絶縁膜を選択的に除去し、前記トレンチを形成する領域と、前記第1の部分を形成する領域と、前記第2の部分を形成する領域とに第1開口部を形成する工程と、
前記第1導電型半導体層の主面側全面にさらに第2の絶縁膜を形成し、前記第2の絶縁膜を選択的に除去し複数の前記開口部を形成する工程とを備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1の絶縁膜および前記第2の絶縁膜はシリコン酸化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の絶縁膜または前記第2の絶縁膜のどちらか一方がシリコン窒化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体装置がIGBT、MOSFET、バイポーラトランジスタ、ダイオードのいずれかであることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008226778A JP5439768B2 (ja) | 2008-09-04 | 2008-09-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2008226778A JP5439768B2 (ja) | 2008-09-04 | 2008-09-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010062347A JP2010062347A (ja) | 2010-03-18 |
JP5439768B2 true JP5439768B2 (ja) | 2014-03-12 |
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ID=42188831
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JP2008226778A Expired - Fee Related JP5439768B2 (ja) | 2008-09-04 | 2008-09-04 | 半導体装置の製造方法 |
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Country | Link |
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JP (1) | JP5439768B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104638011A (zh) * | 2015-01-23 | 2015-05-20 | 无锡同方微电子有限公司 | 一种沟槽mosfet器件及其制作方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102420134B (zh) * | 2011-11-25 | 2013-09-11 | 上海华虹Nec电子有限公司 | 结合超级结穿通型沟槽igbt器件制造方法 |
CN102412151A (zh) * | 2011-11-25 | 2012-04-11 | 上海华虹Nec电子有限公司 | 结合超级结双面沟槽型igbt器件制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3424667B2 (ja) * | 2000-10-13 | 2003-07-07 | 株式会社デンソー | 半導体基板の製造方法 |
JP4415457B2 (ja) * | 2000-06-05 | 2010-02-17 | 株式会社デンソー | 半導体装置の製造方法 |
JP2005019898A (ja) * | 2003-06-27 | 2005-01-20 | Denso Corp | 半導体基板およびその製造方法 |
JP4997715B2 (ja) * | 2005-05-18 | 2012-08-08 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP2007129115A (ja) * | 2005-11-07 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN104638011A (zh) * | 2015-01-23 | 2015-05-20 | 无锡同方微电子有限公司 | 一种沟槽mosfet器件及其制作方法 |
CN104638011B (zh) * | 2015-01-23 | 2018-05-11 | 无锡同方微电子有限公司 | 一种沟槽mosfet器件及其制作方法 |
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---|---|
JP2010062347A (ja) | 2010-03-18 |
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A711 | Notification of change in applicant |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130613 |
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A521 | Written amendment |
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