JP2009141307A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】トレンチ形成工程を有する半導体装置の製造方法において、スループットを改善し、製造コストの低減を図ること。
【解決手段】チャンバー内に保護膜形成ガスとエッチングガスを交互に供給しながら、高いエッチング速度でチャンバー内の半導体基板にトレンチを形成する。トレンチ形成後、半導体基板を高温還元性雰囲気中でアニール処理して、トレンチ２４の側壁に存在する凹凸を消滅させ、トレンチ側壁を平滑化する。また、そのような方法に従って、ｎ型半導体２２に所定のピッチでトレンチ２４を形成し、トレンチ２４内にｐ型半導体をエピタキシャル成長させてトレンチ２４をｐ型半導体で埋めることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体装置を製造する。
【選択図】図９
【解決手段】チャンバー内に保護膜形成ガスとエッチングガスを交互に供給しながら、高いエッチング速度でチャンバー内の半導体基板にトレンチを形成する。トレンチ形成後、半導体基板を高温還元性雰囲気中でアニール処理して、トレンチ２４の側壁に存在する凹凸を消滅させ、トレンチ側壁を平滑化する。また、そのような方法に従って、ｎ型半導体２２に所定のピッチでトレンチ２４を形成し、トレンチ２４内にｐ型半導体をエピタキシャル成長させてトレンチ２４をｐ型半導体で埋めることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された並列ｐｎ構造を有する半導体装置を製造する。
【選択図】図９
Description
この発明は、半導体装置の製造方法に関し、特に、半導体基板にトレンチを形成する工程を有する半導体装置の製造方法に関する。
従来、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオードなどの半導体装置では、ドリフト電流が流れる領域（以下、ドリフト層とする）を薄くすると、ドリフト電流の電流経路が短くなるため、オン抵抗は低くなるが、耐圧が低下してしまう。逆に、ドリフト層を厚くすると、耐圧は高くなるが、オン抵抗が高くなってしまう。このように、これらの半導体装置では、オン抵抗（電流容量）と耐圧との間にトレードオフの関係がある。
このトレードオフを改善する技術として、超接合構造が公知である。超接合構造とは、ドリフト層を、単一の半導体層ではなく、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に繰り返し接合した構造（以下、並列ｐｎ構造とする）としたものである（例えば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。並列ｐｎ構造を形成する方法として、トレンチ側壁に酸素系の保護膜を生成しながらトレンチ底面をドライエッチングすることにより、ｎ型ドリフト層にトレンチを形成し、このトレンチをｐ型半導体で埋める方法が提案されている。
ところで、異方性エッチング法によりシリコンにトレンチを形成する方法として、いわゆるボッシュプロセスが公知である。ボッシュプロセスでは、エッチング工程と重合工程を交互に連続して行うことにより異方性エッチングが進行する（例えば、特許文献５、特許文献６参照。）。
しかしながら、超接合構造を形成するための前記ドライエッチング法では、エッチングが進むに連れてエッチング速度が遅くなるため、例えば、耐圧が６００Ｖの半導体装置を製造するために、開口幅が５μｍで深さが５０μｍのトレンチを形成する場合や、耐圧が１２００Ｖの半導体装置を製造するために、開口幅が６μｍで深さが１００μｍのトレンチを形成する場合には、エッチング速度が１μｍ／分程度になってしまう。そのため、ウェハ１枚当たり５０〜１００分程度のエッチング時間が必要となる。
また、前記ドライエッチングを行う際のマスクとなる酸化膜の選択比が３０〜５０程度であるため、５０〜１００μｍの深さのトレンチを形成するには、１〜３．４μｍ程度の厚さの酸化膜を生成する必要がある。さらに、トレンチ形成後に残ったマスク酸化膜を、トレンチ埋め込み後に表面研磨を行う際の研磨ストッパ膜として使用するため、トレンチ形成後に少なくとも０．５〜１μｍ程度の厚さのマスク酸化膜を残す必要がある。従って、合計で、マスク酸化膜として１．５〜４．４μｍの厚さの酸化膜を生成する必要がある。例えば、熱酸化法により２．５μｍの酸化膜を生成する場合には、酸化炉にシリコンウェハを約２０時間入れる必要がある。このように、前記ドライエッチング法でトレンチを形成する場合には、マスク酸化膜の生成およびトレンチエッチングに多大な時間がかかるため、スループットが低く、製造コストの増大を招くという問題点がある。
この発明は、上述した従来技術による問題点を解消するため、スループットを改善し、製造コストの低減を図ることができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、第１導電型半導体基板の主面の、トレンチ形成領域を除く領域をマスクで被覆するマスク工程と、前記マスクを有する前記半導体基板を入れたチャンバー内にエッチングガスと保護膜形成ガスを交互に供給しながら前記マスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、前記トレンチの形成された前記半導体基板を高温還元性雰囲気中でアニール処理するアニール工程と、を含むことを特徴とする。
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記アニール工程の後に、前記トレンチを第２導電型半導体で埋める埋め込み工程、をさらに含むことを特徴とする。
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記アニール工程における処理温度は、９５０℃以上１１００℃以下であることを特徴とする。
また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記アニール工程における還元性雰囲気の圧力は、１０Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする。
また、請求項５の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記アニール工程における処理時間は、３０秒以上２００秒以下であることを特徴とする。
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記アニール工程における還元性雰囲気は水素ガス雰囲気であることを特徴とする。
また、請求項７の発明にかかる半導体装置の製造方法は、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ構造を有する半導体装置の製造方法において、第１導電型半導体基板の主面の、トレンチ形成領域を除く領域をマスク酸化膜で被覆するマスク工程と、前記マスクを有する前記半導体基板を入れたチャンバー内にエッチングガスと保護膜形成ガスを交互に供給しながら前記マスク酸化膜の開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、前記トレンチを第２導電型半導体で埋める埋め込み工程と、を含むことを特徴とする。
また、請求項８の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記エッチング工程の対マスク酸化膜選択比が９０以上であることを特徴とする。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記半導体基板の主面に占める前記トレンチ形成領域の割合が２０％以上５０％以下であることを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記エッチング工程では、前記トレンチの深さが１０μｍ以上の所定の深さになるまでエッチングを続けることを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記エッチング工程では、前記トレンチの側壁が前記半導体基板の主面に対して８８度以上９０度以下の角度をなして傾き、かつ前記トレンチが前記半導体基板の主面から前記トレンチの底面に向かって狭くなるように、前記トレンチを形成することを特徴とする。
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記トレンチの開口幅が２μｍ以上７μｍ以下であり、かつ隣り合う前記トレンチ間の間隔は、前記トレンチの開口幅に等しいことを特徴とする。
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項７に記載の発明において、前記エッチング工程後、前記埋め込み工程の前に、前記トレンチの形成された前記半導体基板を高温還元性雰囲気中でアニール処理するアニール工程、をさらに含むことを特徴とする。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項７または１３に記載の発明において、前記埋め込み工程後、前記マスク酸化膜を研磨ストッパ膜として前記半導体基板の主面を研磨する研磨工程、をさらに含むことを特徴とする。
請求項１〜１４の発明によれば、半導体基板に例えば５０μｍ以上の深さのトレンチを形成する際に、例えば５μｍ／分程度のエッチング速度が得られる。また、請求項１〜６の発明によれば、アニールを行うことによって、トレンチ内の露出面が平滑な面になる。また、請求項７〜１４の発明によれば、トレンチエッチングを行う際の対マスク酸化膜選択比が高いので、マスク酸化膜を薄くすることができる。マスク酸化膜が薄いと、マスク酸化膜を生成する時間、およびマスク酸化膜を所望のトレンチパターンにエッチングする時間が短くなる。
本発明にかかる半導体装置の製造方法によれば、トレンチを形成する際のエッチング時間や、マスク酸化膜の生成時間や、マスク酸化膜のエッチング時間が短縮されるので、スループットが改善され、製造コストの低減を図ることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
図１は、本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。ここでは、縦型ＭＯＳＦＥＴを例にして説明する。図１に示すように、低抵抗のｎ++ドレイン層１の上に、ｎ型半導体領域２とｐ型半導体領域３を交互に繰り返し接合してなる並列ｐｎ構造４が設けられている。並列ｐｎ構造４のｐ型半導体領域３の表面層には、高不純物濃度のｐベース領域５が設けられている。ｐベース領域５の表面層には、高不純物濃度のｎ+ソース領域６が設けられている。
並列ｐｎ構造４のｎ型半導体領域２とｎ+ソース領域６の間において、ｐベース領域５の表面上には、ゲート酸化膜７を介してゲート電極８が設けられている。ｐベース領域５およびｎ+ソース領域６には、ソース電極９が接している。ソース電極９は、層間絶縁膜１０によりゲート電極８から絶縁されている。ｎ++ドレイン層１の裏面には、ドレイン電極１１が設けられている。この半導体装置の表面は、図示省略した表面保護膜により覆われている。
図２〜図６は、本発明にかかる製造方法による製造途中の半導体装置を示す断面図である。なお、これらの図において、右半部は、ドリフト電流が流れる活性部であり、左半部はチップ周辺部である。まず、図２に示すように、ｎ型の低抵抗シリコン基板（ｎ++基板）２１を用意し、その表面にｎ型半導体２２をエピタキシャル成長させる。ｎ型低抵抗基板２１は、ｎ++ドレイン層１となる。そして、例えば熱酸化法によりｎ型半導体２２の表面にマスク酸化膜２３を形成し、フォトリソグラフィおよびエッチングによってマスク酸化膜２３の、トレンチ形成領域上の部分を開口する。
次いで、図３に示すように、図２に示す状態の半導体装置を図示しないチャンバー内に入れ、そのチャンバー内に保護膜形成ガスとエッチングガスを数秒ずつ交互に供給しながら、ｎ型半導体２２の、マスク酸化膜２３の開口部分に露出する部分をエッチングして、ｎ型低抵抗基板２１に達するトレンチ２４を形成する。その際、保護膜形成ガスの供給期間では、トレンチ側壁に保護膜が形成される。エッチングガスの供給期間では、ｎ型半導体２２がエッチングされる。ｎ型半導体２２の、トレンチ形成後に残った部分が並列ｐｎ構造４のｎ型半導体領域２となる。
次いで、図３に示す状態の半導体装置をチャンバーから取り出し、トレンチ２４の内部を洗浄した後、図４に示すように、エピタキシャル成長法によりトレンチ２４をｐ型半導体２５で埋める。このｐ型半導体２５が並列ｐｎ構造４のｐ型半導体領域３となる。次いで、図５に示すように、マスク酸化膜２３を研磨ストッパ膜としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などの研磨を行い、先のｐ型半導体２５のエピタキシャル成長によりマスク酸化膜２３上に形成されたシリコン層を除去して、表面を平坦化する。
次いで、図６に示すように、マスク酸化膜２３を残したまま、シリコンエッチングを行い、ｐ型半導体２５の露出面と、ｎ型半導体２２とマスク酸化膜２３の界面との段差を減少させる。そして、マスク酸化膜２３を除去する。ここまでのプロセスで、並列ｐｎ構造４が形成される。
この後、通常のＭＯＳＦＥＴの製造プロセスにより、図１に示すように、図示しないフィールド酸化膜、ゲート酸化膜７およびゲート電極８を順次形成し、セルフアラインによるイオン注入および熱拡散によりｐベース領域５を形成する。さらに、ｎ+ソース領域６、層間絶縁膜１０、ソース電極９、図示省略した表面保護膜およびドレイン電極１１を形成し、縦型ＭＯＳＦＥＴが完成する。なお、ゲート電極８となるポリシリコンを所望の形状に形成する際には、予め形成しておいた位置合わせマーカを利用するとよい。
各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。耐圧が６００Ｖである場合、ｎ型低抵抗基板２１の厚さは例えば６２５μｍである。ｎ型半導体２２の厚さおよび濃度は、それぞれ、例えば５０μｍおよび４×１０15ｃｍ-3である。熱酸化直後のマスク酸化膜２３の厚さは例えば１．５μｍである。トレンチ２４の開口幅および隣り合うトレンチ間の半導体部分の幅は、ともに例えば５μｍである。エッチングガスは例えばＳＦ6であり、保護膜形成ガスは例えばＣ4Ｈ8である。トレンチ２４の深さは例えば５０μｍである。このトレンチ２４を形成するエッチング工程では、例えば５μｍ／分程度のエッチング速度が得られるので、例えば１０分程度エッチングを行えばよい。
また、耐圧が１２００Ｖである場合には、次のようになる。ｎ型低抵抗基板２１は、例えばアンチモンがドーピングされている単結晶シリコン基板であり、その比抵抗は例えば０．０１Ωｃｍである。ｎ型半導体２２の厚さおよびリンの濃度は、それぞれ、例えば１００μｍおよび４×１０15ｃｍ-3である。ｎ型低抵抗基板２１とｎ型半導体２２を合わせた厚さは、例えば５００μｍである。マスク酸化膜２３を生成する際の熱酸化温度は、例えば１１００℃である。熱酸化直後のマスク酸化膜２３の厚さは例えば１．６μｍである。
トレンチ２４の開口幅および隣り合うトレンチ間の半導体部分の幅は、ともに例えば６μｍである。エッチングガスは例えばＳＦ6であり、保護膜形成ガスは例えばＣＦ4である。トレンチ２４の深さは例えば１００μｍである。このトレンチ形成時のエッチングの後に残るマスク酸化膜２３の厚さは、例えば０．５μｍである。ｐ型半導体２５のエピタキシャル成長時には、チャンバー内に例えばトリクロロシラン、水素、ジボランおよび塩化水素を同時に供給する。
また、耐圧が６００Ｖである場合には、次のようにしてもよい。ｎ型半導体２２の厚さは、例えば５０μｍである。熱酸化直後のマスク酸化膜２３の厚さは、例えば１μｍである。トレンチ２４の深さは、例えば５０μｍである。このトレンチ形成後に残るマスク酸化膜２３の厚さは、例えば０．４５μｍである。その他の寸法、不純物濃度およびプロセス条件等については、上述した耐圧１２００Ｖの例と同じである。
また、耐圧にかかわらず、以下のようにするとよい。トレンチ２４を形成する際の対マスク酸化膜選択比は、９０以上であるとよい。その理由は、本発明の製造方法では選択比が９０以上となることと、６００Ｖ〜１２００ＶのＭＯＳＦＥＴを作る場合のトレンチ深さが５０μｍ〜１００μｍとなり、トレンチエッチング後の工程のことを考えて５０００Å程度の酸化膜を残したい場合、１００μｍトレンチを形成する時に必要となる酸化膜厚が１．６μｍとなるためである。１．６μｍの酸化膜厚であれば量産でも適用できる厚さのためである。また、エピタキシャル成長後のｎ型半導体２２の表面に占めるトレンチ形成領域の割合は、２０％以上５０％以下であるとよい。その理由は、前記図１の超接合半導体装置の場合、エピタキシャル成長での濃度を調整することで、最終的にｎ型半導体領域２／ｐ型半導体領域３＝１／１となるようにするが、そのための開口率として２０％以上５０％以下が必要であるためである。
また、トレンチ２４の深さは１０μｍ以上であるとよい。その理由は、１００Ｖ以上の高耐圧の縦型超接合半導体装置を考えた場合に必要となるトレンチ深さが１０μｍ以上であるためである。また、トレンチ２４は、底に向かって狭くなるように、その側壁がｎ型半導体２２の表面に対して８８度以上９０度以下の角度をなして傾いているとよい。更に好ましくは、８９．６度±０．２度であるとよい。その理由は、トレンチ角度がばらついて逆テーパとならないようにするためである。トレンチ角度がばらついてテーパと逆テーパの部分ができた場合に、ｎ型半導体領域２／ｐ型半導体領域３の体積比が大きくばらつきチャージバランスがとれない部分が生じる可能性があるためである。また、トレンチ２４の開口幅（ｐ型半導体領域３の幅）は２μｍ以上７μｍ以下であり、かつ隣り合うトレンチ間の間隔（ｎ型半導体領域２の幅）がトレンチ２４の開口幅に等しいとよい。その理由は、前記したようにチャージバランスをとるためである。
ところで、図２〜図６に模式的に示すように、トレンチ２４の側壁には、スキャロップと呼ばれる凹凸が生じる。図７に、スキャロップ３１を拡大して示す。スキャロップ３１が生じる理由は、トレンチ２４を形成する際に、トレンチ側壁の保護膜形成ステップとエッチングステップを短時間で交互に繰り返すからである。スキャロップ３１は、トレンチ２４の深さ方向に繰り返し存在し、その大きさは、横方向に０．１〜０．３μｍ程度であり、縦方向に０．５μｍ程度である。スキャロップ３１が生じても、トレンチ２４を隙間なくｐ型半導体２５で埋めることができれば、特に問題はない。
しかし、図８に示すように、ｐ型半導体２５の内部にボイド３２が発生すると、耐圧の低下を招くおそれがある。そこで、スキャロップ３１が原因でボイド３２が発生するおそれがある場合には、トレンチ２４を形成した後、ｐ型半導体２５でトレンチ２４を埋める前に、高温還元性雰囲気中でのアニール処理を行うとよい。このアニール処理を行うことによって、図９に示すように、スキャロップ３１が消滅し、トレンチ２４の側壁が平滑化される。また、同時に、トレンチ２４の底部の角部が丸められる。図１０には、スキャロップ３１のないトレンチ２４内にｐ型半導体２５が埋め込まれた様子が示されている。スキャロップ３１がないので、ボイドが発生しない。
高温還元性雰囲気中でのアニール処理の条件は、以下の通りである。アニール温度は、９５０℃以上１１００℃以下であるとよい。その理由は、９５０℃以上でないとシリコンのマイグレーションが起こらず平滑化できないためである。また、１１００℃以上となると酸化膜とシリコンの界面でＳｉＯ2の還元反応が進み、形状異常となるためである。また、還元性雰囲気の圧力は、１０Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であるとよい。その理由は、１０Ｔｏｒｒ程度の減圧状態から７６０Ｔｏｒｒの範囲であればシリコンのマイグレーションが起こるためである。
また、アニール時間は、３０秒以上２００秒以下であるとよい。その理由は、最初に高温でシリコン表面に形成されている自然酸化膜を還元して完全にシリコン表面をだす必要があるが、そのための反応時間として１０数秒は必要である。更に、その後シリコンのマイグレーション反応を起こして平滑化するための時間も必要であり、少なくとも３０秒のアニール時間が必要である。また、マイグレーションが起こりにくい低温側で長時間反応させてもよいが、スループットを考慮した場合に、ウェハ１枚あたりの処理時間は２００秒程度にする必要がある。２００秒であれば、ウェハの昇降温・ロードアンロードを含めて１枚あたり５分程度で処理可能となる。また、還元性雰囲気は水素ガス雰囲気であるとよい。その理由は、シリコンのマイグレーションを起こすためには、シリコン表面の自然酸化膜を還元する必要があり、水素ガスが最も還元効果が高いためである。
また、図１１に示すように、トレンチ２４の形成時に、トレンチ２４の側壁にカーボン系、フッ素系又は酸素系の保護膜２６が付着し、またＡｌ等の金属元素が付着し、それらがトレンチ２４の側壁に残ることがある。このような場合には、トレンチ２４を形成した後、ｐ型半導体２５でトレンチ２４を埋める前に、Ｏ2プラズマ処理および硫酸過水処理の一方または両方を行う。その後、ＨＦによる洗浄処理を行う。さらにその後、ＲＣＡ洗浄処理を行ってもよい。
ＲＣＡ洗浄処理では、ＳＣ−１溶液（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液）とＳＣ−２溶液（ＨＣｌとＨ2Ｏ2とＨ2Ｏの混合溶液）が順次用いられる。ＲＣＡ洗浄処理に代えて、ＳＣ−２溶液を用いた洗浄を行ってもよい。これらの処理を行うことによって、前記保護膜２６および前記金属付着物が除去される。その後、トレンチ２４をｐ型半導体２５で埋める。
ここで、保護膜２６が除去されると、トレンチ２４の側壁に残留するカーボン、フッ素又は酸素等の元素の量が自然吸着レベルになる。また、金属の付着物が除去されると、上述した洗浄処理後のサンプルから検出される全ての金属レベルが１×１０11Ａｔｏｍｓ／ｃｍ2以下となる。
また、Ｏ2プラズマ処理および硫酸過水処理の一方または両方を行う代わりに、トレンチ形成後に、Ｏ2プラズマのラジカルを用いてケミカルドライエッチング処理を行い、同じチャンバ内にてＣＦ4およびＯ2のプラズマのラジカルを用いてエッチング処理を行ってもよい。図１２に、これらのラジカルを用いたエッチング処理を行った後の状態を示す。この場合には、前記保護膜２６および前記金属付着物が除去されるとともに、トレンチ形成時にトレンチ２４の側壁に生じたダメージが取り除かれる。
さらに、上述したＯ2プラズマ処理、硫酸過水処理およびラジカルを用いたエッチング処理の代わりに、図１３に示すように、トレンチ形成後、トレンチ２４の側壁に犠牲酸化膜２７を生成してもよい。続くＨＦ処理で犠牲酸化膜２７を除去することによって、前記保護膜２６および前記金属付着物が除去されるとともに、トレンチ２４の側壁のダメージが取り除かれる。
以上説明したように、実施の形態によれば、トレンチを形成する際に、例えば従来のドライエッチング法の５倍程度のエッチング速度が得られるので、トレンチを形成する際のエッチング時間が例えば１／５程度に短縮される。また、トレンチエッチングを行う際の対マスク酸化膜選択比が高いので、マスク酸化膜を薄くすることができる。マスク酸化膜が従来よりも薄いので、マスク酸化膜を生成する時間を例えば従来の半分程度に短縮することができる。また、マスク酸化膜を所望のトレンチパターンにエッチングする時間も従来の６０％程度に短縮することができる。従って、スループットが改善され、製造コストの低減を図ることができる。また、トレンチ形成後、高温還元性雰囲気中でのアニール処理を行うことによって、トレンチ側壁を平滑にすることができるので、ボイドを発生させることなく、トレンチを埋めることができる。従って、所定の耐圧を確保することができる。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタまたはダイオードなどの半導体装置を製造する際にも適用することができる。さらに、本発明は、並列ｐｎ構造を作製する場合に限らず、半導体にトレンチを形成する場合にも適用することができる。
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ形成工程を有する半導体装置の製造方法に有用であり、特に、超接合構造を有するパワー半導体装置の製造方法に適している。
２ ｎ型半導体領域
３ ｐ型半導体領域
４ 並列ｐｎ構造
２１ ｎ型低抵抗基板
２２ ｎ型半導体
２３ マスク酸化膜
２４ トレンチ
２５ ｐ型半導体
３ ｐ型半導体領域
４ 並列ｐｎ構造
２１ ｎ型低抵抗基板
２２ ｎ型半導体
２３ マスク酸化膜
２４ トレンチ
２５ ｐ型半導体
Claims (14)
- 第１導電型半導体基板の主面の、トレンチ形成領域を除く領域をマスクで被覆するマスク工程と、
前記マスクを有する前記半導体基板を入れたチャンバー内にエッチングガスと保護膜形成ガスを交互に供給しながら前記マスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記トレンチの形成された前記半導体基板を高温還元性雰囲気中でアニール処理するアニール工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記アニール工程の後に、前記トレンチを第２導電型半導体で埋める埋め込み工程、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記アニール工程における処理温度は、９５０℃以上１１００℃以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記アニール工程における還元性雰囲気の圧力は、１０Ｔｏｒｒ以上７６０Ｔｏｒｒ以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記アニール工程における処理時間は、３０秒以上２００秒以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記アニール工程における還元性雰囲気は水素ガス雰囲気であることを特徴とする請求項５に記載の半導体装置の製造方法。
- ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ構造を有する半導体装置の製造方法において、
第１導電型半導体基板の主面の、トレンチ形成領域を除く領域をマスク酸化膜で被覆するマスク工程と、
前記マスクを有する前記半導体基板を入れたチャンバー内にエッチングガスと保護膜形成ガスを交互に供給しながら前記マスク酸化膜の開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記トレンチを第２導電型半導体で埋める埋め込み工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記エッチング工程の対マスク酸化膜選択比が９０以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記半導体基板の主面に占める前記トレンチ形成領域の割合が２０％以上５０％以下であることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記エッチング工程では、前記トレンチの深さが１０μｍ以上の所定の深さになるまでエッチングを続けることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記エッチング工程では、前記トレンチの側壁が前記半導体基板の主面に対して８８度以上９０度以下の角度をなして傾き、かつ前記トレンチが前記半導体基板の主面から前記トレンチの底面に向かって狭くなるように、前記トレンチを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記トレンチの開口幅が２μｍ以上７μｍ以下であり、かつ隣り合う前記トレンチ間の間隔は、前記トレンチの開口幅に等しいことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記エッチング工程後、前記埋め込み工程の前に、前記トレンチの形成された前記半導体基板を高温還元性雰囲気中でアニール処理するアニール工程、をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記埋め込み工程後、前記マスク酸化膜を研磨ストッパ膜として前記半導体基板の主面を研磨する研磨工程、をさらに含むことを特徴とする請求項７または１３に記載の半導体装置の製造方法。
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