JP5671777B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 221
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 238000000034 method Methods 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 31
- 238000005498 polishing Methods 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 17
- 238000002513 implantation Methods 0.000 claims description 16
- 230000001590 oxidative effect Effects 0.000 claims description 12
- 238000005121 nitriding Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 33
- 239000002344 surface layer Substances 0.000 description 28
- 238000010438 heat treatment Methods 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000009623 Bosch process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Description
また、請求項6の発明にかかる半導体装置の製造方法は、請求項1〜5のいずれか一つに記載の発明において、前記アニール工程の後、前記第1導電型半導体基板と前記第2導電型半導体との境界およびその両側にある前記第1導電型半導体基板と前記第2導電型半導体の表面に不純物をイオン注入し不純物注入層を形成するイオン注入工程と、前記不純物注入層を活性化する活性化工程と、を含み、前記除去工程では、前記研磨工程により研磨された第2導電型半導体の表面と前記第1導電型半導体基板の表面とからなる段差を露出させ、前記アニール工程では、前記段差の前記第2導電型半導体の角が丸みを帯びた形状とすることで前記半導体基板の前記主面側の表面を平滑化することを特徴とする。
図1は、本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。ここでは、縦型MOSFETを例にして説明する。図1に示すように、低抵抗のn++ドレイン層1の上に、n型半導体領域2とp型半導体領域3を交互に繰り返し接合させてなる並列pn構造4が設けられている。並列pn構造4のp型半導体領域3の表面層には、高不純物濃度のpベース領域5が設けられている。pベース領域5の表面層には、高不純物濃度のn+ソース領域6が設けられている。
実施の形態2にかかる半導体装置の製造方法について説明する。図10および図11は、実施の形態2にかかる製造方法による製造途中の半導体装置を示す断面図である。実施の形態2の説明および添付図面について、実施の形態1と重複する説明は省略する。まず、実施の形態1と同様に、図2に示すように、n型の低抵抗シリコン基板21の表面にn型半導体22を形成し、続いてn型半導体22の表面にマスク酸化膜23を形成する。次いで、フォトリソグラフィおよびエッチングによってマスク酸化膜23を開口し、図3に示すように、低抵抗シリコン基板21に達するトレンチ24を形成する。実施の形態2において、トレンチ形成後のn型半導体22の表面に残されたマスク酸化膜23の厚さは、例えば1.1μmとなる。
22 n型半導体
25 p型半導体
Claims (6)
- 第1導電型半導体基板の主面に、一部が開口するマスクを形成するマスク工程と、
前記第1導電型半導体基板の、前記マスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記トレンチを第2導電型半導体で埋める埋め込み工程と、
前記マスクを研磨ストッパ膜として前記第1導電型半導体基板の前記主面側の表面を研磨する研磨工程と、
前記マスクを除去する除去工程と、
前記埋め込み工程により前記トレンチが前記第2導電型半導体で埋められ、前記研磨工程により研磨され、その後、前記除去工程により前記マスクが除去された半導体基板を非酸化性および非窒化性の雰囲気でアニール処理して、前記半導体基板の前記主面側の表面を平滑化するアニール工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記アニール工程における処理温度は、950℃以上1100℃以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記アニール工程における非酸化性および非窒化性の雰囲気の圧力は、10Torr以上760Torr以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記アニール工程における処理時間は、30秒以上200秒以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記アニール工程における非酸化性および非窒化性の雰囲気は水素ガス雰囲気であることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記アニール工程の後、前記第1導電型半導体基板と前記第2導電型半導体との境界およびその両側にある前記第1導電型半導体基板と前記第2導電型半導体の表面に不純物をイオン注入し不純物注入層を形成するイオン注入工程と、
前記不純物注入層を活性化する活性化工程と、
を含み、
前記除去工程では、前記研磨工程により研磨された第2導電型半導体の表面と前記第1導電型半導体基板の表面とからなる段差を露出させ、
前記アニール工程では、前記段差の前記第2導電型半導体の角が丸みを帯びた形状とすることで前記半導体基板の前記主面側の表面を平滑化することを特徴とする請求項1〜5のいずれか一つに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008118843A JP5671777B2 (ja) | 2008-04-30 | 2008-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008118843A JP5671777B2 (ja) | 2008-04-30 | 2008-04-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009272324A JP2009272324A (ja) | 2009-11-19 |
JP5671777B2 true JP5671777B2 (ja) | 2015-02-18 |
Family
ID=41438652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008118843A Expired - Fee Related JP5671777B2 (ja) | 2008-04-30 | 2008-04-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5671777B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5509543B2 (ja) * | 2008-06-02 | 2014-06-04 | 富士電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3913564B2 (ja) * | 2002-01-31 | 2007-05-09 | 富士電機ホールディングス株式会社 | 超接合半導体素子の製造方法 |
JP4764999B2 (ja) * | 2004-07-09 | 2011-09-07 | 富士電機株式会社 | 半導体素子の製造方法 |
JP4876419B2 (ja) * | 2004-09-15 | 2012-02-15 | 富士電機株式会社 | 半導体素子の製造方法 |
JP2006216632A (ja) * | 2005-02-02 | 2006-08-17 | Fuji Electric Holdings Co Ltd | Soiウエハの製造方法 |
JP2006287127A (ja) * | 2005-04-04 | 2006-10-19 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP5081394B2 (ja) * | 2006-05-19 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2008
- 2008-04-30 JP JP2008118843A patent/JP5671777B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009272324A (ja) | 2009-11-19 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
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RD03 | Notification of appointment of power of attorney |
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A625 | Written request for application examination (by other person) |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140416 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141125 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141208 |
|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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