CN107808861B - 半导体装置以及制造半导体装置的方法 - Google Patents

半导体装置以及制造半导体装置的方法 Download PDF

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Abstract

本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。

Description

半导体装置以及制造半导体装置的方法
相关申请的交叉引用
包括说明书、附图和摘要的2016年9月9日提交的日本专利申请No.2016-177033的公开内容通过引用全部并入本文中。
技术领域
本发明涉及半导体装置以及制造该半导体装置的方法。例如，本发明涉及具有超结结构(superjunction structure)的半导体装置以及制造该半导体装置的方法。
背景技术
对于作为功率半导体器件的垂直功率MOSFET，研究超结结构的使用以降低导通电阻，同时保持耐受电压。
例如，日本未经审查的专利申请公开No.2008-305927公开了具有PN柱层的半导体装置，在该PN柱层中，n导电型柱和p导电型柱交替地布置同时彼此接触。日本未经审查的专利申请公开No.2008-305927还公开了一种技术，在该技术中形成了在硅基板侧(底面侧)窄而在上开口侧宽的沟槽，并且在沟槽中形成了具有p导电型的硅制成的嵌入式外延层，使得杂质浓度分布为在硅基板侧(底面侧)为高而在上开口侧为低。
发明内容
本发明的发明人从事对包括超结结构的垂直功率MOSFET的研究和开发，并且已经在提高功率MOSFET的性能方面进行了认真的调研。通过调研，已经发现，在包括超结结构的垂直功率MOSFET的结构和制造方法方面存在进一步提高的空间，以提高垂直功率MOSFET的性能。
将根据本说明书的描述以及附图阐明其它目的和新颖特征。
将本申请所公开的典型实施例简要总结如下。
在本申请所公开的一个实施例的半导体装置中，具有第一导电类型的多个第一支柱和具有第二导电类型的多个第二支柱交替地布置，其中第二导电类型是与第一导电类型相反的导电类型，并且多个第一沟槽被设置在半导体层中。第二支柱中的每个都包括第一部和第二部，第一部包括位于设置在半导体层中的第一沟槽之间的具有第二导电类型的半导体层，第二部包括部署在第一沟槽中的每个的侧面上的具有第二导电类型的锥形嵌入式半导体膜，并且第一支柱每个都包括部署在第一沟槽中的具有第一导电类型的嵌入式半导体膜。
根据本申请所公开的一个实施例的半导体装置的制造方法具有以下步骤，该半导体装置包括形成在半导体层中的具有第一导电类型的多个第一支柱以及具有第二导电类型的多个第二支柱，第二导电类型是与第一导电类型相反的导电类型。(a)提供具有其上设置有具有第二导电类型的半导体层的主表面的半导体基板的步骤。(b)在半导体层中形成多个第一沟槽以及位于第一沟槽之间的第一部的步骤，第一部每个都包括具有第二导电类型的半导体层。(c)在第一沟槽的侧面上形成每个都包括具有第二导电类型的锥形嵌入式半导体膜的第二部，由此形成每个都包括第一部和第二部的第二支柱的步骤。(d)在步骤(c)之后，通过在第一沟槽中形成具有第一导电类型的嵌入式半导体膜来形成第一支柱的步骤。
根据本申请所公开的如下所述的典型实施例的半导体装置，半导体装置的特性能够得以提高。
根据本申请所公开的如下所述的典型实施例的半导体装置制造方法，能够制造具有良好特性的半导体装置。
附图说明
图1是示意性例示第一实施例的半导体装置的配置的平面视图。
图2是例示第一实施例的半导体装置的配置的截面视图。
图3是例示第一实施例的半导体装置的p型柱区域的配置的平面视图。
图4是例示第一实施例的超结结构的截面视图。
图5是第一实施例的p型柱区域及其附近的放大视图。
图6A至6D是例示第一实施例的超结结构的形成处理的截面视图。
图7是例示沟槽深度与耐受电压之间的关系的曲线图。
图8A和8B是例示Bosch处理的截面视图。
图9A至9C示出了沟槽形状以及p型柱区域的p型杂质浓度变化的裕度。
图10A和10B是具有高深宽比的沟槽的SEM照片。
图11A和11B是p型柱区域及其附近的SEM照片。
图12是例示第一实施例的半导体装置的制造处理的截面视图。
图13是例示第一实施例的半导体装置的制造处理的截面视图，示出了图12之后的步骤。
图14是例示第一实施例的半导体装置的制造处理的平面视图。
图15是例示第一实施例的半导体装置的制造处理的截面视图，示出了图13之后的步骤。
图16是例示第一实施例的半导体装置的制造处理的截面视图，示出了图15之后的步骤。
图17是例示第一实施例的半导体装置的制造处理的截面视图，示出了图16之后的步骤。
图18是例示第一实施例的半导体装置的制造处理的平面视图。
图19是例示第一实施例的半导体装置的制造处理的截面视图，示出了图17之后的步骤。
图20是例示第一实施例的半导体装置的制造处理的截面视图，示出了图19之后的步骤。
图21是例示第一实施例的半导体装置的制造处理的平面视图。
图22是例示第一实施例的半导体装置的制造处理的截面视图，示出了图20之后的步骤。
图23是例示第一实施例的半导体装置的制造处理程的截面视图，示出了图22之后的步骤。
图24是例示第一实施例的半导体装置的制造处理的平面视图。
图25是例示第一实施例的半导体装置的制造处理的截面视图，示出了图23之后的步骤。
图26是第二实施例的p型柱区域及其附近的放大视图。
图27A至27D是例示第二实施例的超结结构的形成处理的截面视图。
图28是例示第二实施例的超结结构的截面视图。
图29是例示第二实施例的应用的超结结构的截面视图。
图30是第三实施例的p型柱区域及其附近的放大视图。
图31A至31D是例示第三实施例的超结结构的形成处理的截面视图。
图32是例示第三实施例的超结结构的截面视图。
图33是例示第三实施例的第二应用的超结结构的截面视图。
图34A至34C是例示第三实施例的半导体装置的配置的另一个示例的截面视图。
图35是例示第三实施例的半导体装置的配置的另一个示例的平面视图。
图36是例示第三实施例的半导体装置的配置的另一个示例的平面视图。
具体实施方式
尽管在需要时，为了方便起见，下列实施例中的每个都可以在多个部分或实施例中分开地进行描述，但是除了特别限定的情形外，它们并非彼此不相关，并且具有以下关系：一个是另一个的部分或全部的修改、应用、详细解释、补充解释等。在下列实施例中的每个中，当提到元件的数等(包括个数、数值、量和范围)时，该数并不限于特定的数，除非是特别限定的情形以及该数在原则上明确限于上述数的情形。换言之，数可以不小于或不大于上述数。
而且，在下列实施例中的每个中，实施例的构成要素(包括要素步骤等)并不一定是不可缺少的，除非是特别限定的情形以及认为构成要素原则上不可或缺的情形。类似地，在下列实施例中的每个中，当对构成要素的形状、位置关系等进行描述时，应当包括与这种形状等基本上密切相关或类似的任何配置，除非是特别限定的情形以及认为原则上不包括这种配置的情形。对于数等(包括个数、数值、量和范围)中的每个而言，同样如此。
在下文，将参考附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的或相关的附图标记来指定，并省略重复的描述。如果存在多个类似的部件(部位)，可以用符号进一步标记用于通用项的附图标记，以指示个体的或具体的部位。在下面的实施例中，原则上不重复描述相同或类似的部分，除了特别需要的情形外。
而且，为了更好的可视性，用于说明每个实施例的截面视图可以不加阴影线。为了更好的可视性，平面视图可以加阴影线。
在截面视图和平面视图中，每个部位的尺寸并非与实际装置的尺寸相对应，并且为了更好的可视性，特定部位可以被例示为相对大的。即使截面视图与平面视图相对应，也可以为了更好的可视性而将特定部位例示为相对大的。
第一实施例
结构的描述
图1是示意性例示第一实施例的半导体装置的配置的平面视图。图2是例示第一实施例的半导体装置的配置的截面视图。例如，图2的截面对应于图1中沿着A-A的部分。第一实施例的半导体装置(半导体元件)是垂直功率金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以称为MISFET(金属绝缘体半导体场效应晶体管)。图3是例示第一实施例的半导体装置的p型柱区域的配置的平面视图。
如图1所示，在从半导体装置的顶部观看的平面视图中，第一实施例的半导体装置(半导体芯片)具有矩形形状。第一实施例的半导体装置具有单元区域CR、中间区域(也称为终止部)TR和周边区域PER。单元区域CR被部署在基本上为矩形的半导体装置的中央，中间区域TR被部署为围绕单元区域CR的周边，并且周边区域PER被部署为围绕中间区域TR。
如图2和3所示，其中线性p型柱区域(PC1至PC3)和线性n型柱区域(NC1至NC3)交替地且周期性地布置的结构被设置在单元区域CR、中间区域TR和周边区域PER中的每个区域中。这样的结构被称为超结结构。图4是例示第一实施例的超结结构的截面视图。如图4所示，功率MOSFET被设置在具有其中p型柱区域PC1和n型柱区域NC1交替地且周期性地布置的结构的单元区域CR上(见图2)。
使用这样的超结结构(见图2和4)，由此耗尽层从p型柱区域PC1和n型柱区域NC1之间的边界区域起(即，从垂直延伸的pn结起)横向延伸；因此，能够充分提供耐受电压。具体地，当增加用作电流通路的n型柱区域NC1的杂质浓度以降低功率MOSFET的导通电阻时，耐受电压趋向于降低。但是，当使用超结结构时，能够在提供高耐受电压的同时减小导通电阻。
p型柱区域(PC2，PC3)和n型柱区域(NC2，NC3)不仅周期性地布置在单元区域CR中，而且还周期性地布置在中间区域TR和周边区域PER中的每个中，由此耗尽层扩展以至围绕单元区域CR；因此，能够进一步增大耐受电压。
在第一实施例中，如图2和图4所示，n型柱区域(NC1至NC3)每个都具有上底小于下底的梯形形状。p型柱区域(PC1至PC3)每个都具有上底大于下底的倒梯形形状。
参考图5和图6A至图6D更详细地描述超结结构。图5是第一实施例的p型柱区域及其附近的放大视图。图6A至图6D是例示第一实施例的超结结构的形成处理的截面视图。
如图5所示，n型柱区域(NC1至NC3)每个都具有垂直部和锥形部，垂直部包括外延层NE，锥形部包括布置在垂直部的侧面上的锥形嵌入式n型外延膜ENE。因此，如上所述，n型柱区域(NC1至NC3)每个都具有上底小于下底的正常梯形形状。p型柱区域(PC1至PC3)每个都具有上底大于下底的倒梯形形状。
这样的超结结构能够如下形成。例如，如图6A所示，使用具有所期望的形状的硬掩模HM作为掩模，来刻蚀具有其上设置有包括n型半导体层的外延层NE的主表面(表面，顶部)的半导体基板1S，由此形成沟槽DT。例如，沟槽DT具有大约4μm的开口宽度以及大约50μm的深度D。图4所示的沟槽(DT1、DT2或DT3)之间的距离约为大约4μm。能够将每个沟槽(DT1、DT2或DT3)的开口宽度调整为2μm到5μm，并且将沟槽(DT1、DT2或DT3)的深度调整为在40μm到60μm的范围内。能够将沟槽(DT1、DT2或DT3)之间的横向距离在2μm到5μm的范围内调整。
沟槽DT的侧面与半导体基板1S的表面之间的角度θ1为89°到90°。换言之，在沟槽DT的侧面与外延层NE的底面之间的角度θ1为89°到90°。以此方式，形成有具有高深宽比(10或更大)的沟槽DT，并且提供在沟槽的侧面与半导体基板1S的表面之间的基本上垂直的角度θ1。Bosch处理优选地用作用于形成这样的沟槽DT的刻蚀处理。在Bosch处理中，重复进行刻蚀(例如，使用SF6的刻蚀)和保护膜的沉积(例如，使用C4F8的膜形成)。深宽比被定义为刻蚀深度D与开口宽度W之比。
随后，如图6B所示，在沟槽DT的侧面(侧壁)上形成锥形嵌入式n型外延膜ENE。例如，在引入n型杂质的同时生长由硅制成的外延层。此时，能够通过将硅刻蚀气体(例如，HCl)连同作为来源气体的硅化合物(例如，SiH4)一起引入来形成锥形嵌入式n型外延膜ENE。具体地，通过只引入来源气体而在沟槽DT的上部(肩部)以屋檐形状形成膜，这可能导致沟槽的上部堵塞。但是，通过另外引入刻蚀气体来刻蚀沟槽的上部中的膜形成成分，使得来源气体进入沟槽的底部部分中，并且膜也形成在其中。以此方式，嵌入式n型外延膜ENE在侧面的上侧具有小的厚度(t1)，而在侧面的下侧具有大的厚度(t2>t1)。侧面的上侧指的是在沟槽的深度D的至少一半以上的嵌入式n型外延膜ENE的厚度。
随后，如图6C所示，通过外延生长处理在沟槽DT内形成嵌入式p型外延膜EPE。具体地，将要被引入的杂质从n型杂质切换为p型杂质，并且在引入p型杂质的同时生成外延层。此时，嵌入式p型外延膜EPE生长为覆盖沟槽DT的底面和嵌入式n型外延膜ENE的侧面。当生长进一步继续进行时，如图6D所示，沟槽DT的内部填充有嵌入式p型外延膜EPE，并且嵌入式p型外延膜EPE生长成超过位于沟槽DT之间的硬掩模HM的高度的厚度。
随后，去除沟槽DT上方的嵌入式p型外延膜EPE和硬掩模HM。例如，通过使用硬掩模HM作为停止层(stopper)的化学机械抛光(CMP)处理来去除沟槽DT上方的嵌入式p型外延膜EPE，并且通过刻蚀来进一步去除剩余的硬掩模HM。作为结果，形成了包括p型柱区域PC和n型柱区域NC的超结结构(见图4)。
第一实施例的n型柱区域(NC1至NC3)每个都包括由包含被引入其中的n型杂质(诸如磷(P)或砷(As))的硅等制成的半导体区域(外延层)。构成n型柱区域(NC1至NC3)的垂直部(外延层NE)具有例如3.0×1015/cm3的n型杂质浓度。构成n型柱区域(NC1至NC3)的包括嵌入式n型外延膜ENE的锥形部具有例如5.0×1015/cm3的n型杂质浓度。
第一实施例的p型柱区域(PC1至PC3)每个都由包含被引入其中的p型杂质(诸如，硼(B))的硅等制成的半导体区域(嵌入式p型外延膜EPE)构成。构成p型柱区域(PC1至PC3)的半导体区域(嵌入式p型外延膜EPE)具有例如3.0×1015/cm3的p型杂质浓度。
如上所述，在第一实施例中，由于n型柱区域NC1至NC3的包括嵌入式n型外延膜ENE的锥形部被设置在其中将布置p型柱区域PC1至PC3的相应的沟槽DT1至DT3的侧壁上，所以允许p型柱区域PC1至PC3每个都具有倒梯形形状，从而使得p型柱区域PC1至PC3中的每个的p型杂质浓度的变化的裕度增加。此外，能够通过n型杂质(例如，As)的横向扩散而减小导通电阻。
图7是例示沟槽深度与耐受电压之间的关系的曲线图。横轴示出了p型柱区域的浓度(P支柱浓度[Cm-3])，而纵轴示出了耐受电压(BVdss[V])。曲线图中的数值各自指示沟槽深度[μm]。如图7所示，当p型柱区域具有类似的浓度时，耐受电压随着沟槽深度的增加而增加。
图8A和8B是例示Bosch处理的截面视图。Bosch处理能够用作形成如图8A所示的具有开口宽度(上开口宽度)W和刻蚀深度D的沟槽DT的方法。在Bosch处理中，重复进行刻蚀(例如，使用SF6的刻蚀)以及保护膜的沉积(例如，使用C4F8的膜形成)。这样的Bosch处理使得能够形成如图8B所示的具有大的深宽比的沟槽DT。但是，如图8B的左图所示，沟槽DT的侧面上形成了小的不规则。能够通过氢退火处理(在氢气氛下的热处理)来使沟槽侧面上的这种小的不规则平滑化。这样的Bosch处理和氢退火处理能够提供在半导体基板1S的表面与侧面之间的89°到90°的角度θ1，即使是具有10或更大的深宽比的沟槽。
但是，沟槽DT的侧面(即，p型柱区域的侧面)优选地具有锥形形状。图9A至9C示出了沟槽形状以及p型柱区域的p型杂质浓度变化的裕度。针对如图9A所示的具有基本上垂直的侧面的沟槽(提供半导体基板1S的表面与侧面之间的89°到90°的角度θ1的沟槽)，以及针对如图9B所示的具有锥形侧面的沟槽(提供半导体基板1S的表面和侧面之间的大约88.5°的角度θ1的沟槽)，来检查裕度。结果示出在图9C中。在图9C的曲线图中，横轴示出了p型柱区域的p型杂质浓度，而纵轴示出了耐受电压。表示具有基本上垂直的侧面的沟槽的数据的曲线(A)示出了耐受电压的大的最大值，但是却示出即使是p型杂质浓度的小变动也会导致耐受电压的突然减小。这意味着p型杂质浓度的变化的裕度小。另一方面，表示具有锥形侧面的沟槽DT的数据的曲线(B)示出，即使p型杂质浓度轻微地变化，耐受电压也仅平缓地降低。以此方式，沟槽DT的侧面(即，p型柱区域的侧面)被形成为锥形形状，这使得能够增加p型柱区域PC1的p型杂质浓度的变化的裕度。能够通过使用Bosch处理增加沟槽深度来增加耐受电压。
图10A和10B是本发明的发明人所调研的具有高深宽比的沟槽的SEM照片。图10B是图10A的局部放大视图。如图10A和10B所示，具有10或更大的深宽比的沟槽同样被允许通过Bosch处理和氢退火处理来提供在沟槽的侧面与半导体基板1S的表面之间的89°到90°的角度θ1。
图11A和11B是本发明的发明人所调研的p型柱区域及其附近的SEM照片。如图11A和11B所示，当嵌入式n型外延膜ENE和嵌入式p型外延膜EPE顺序地生长在沟槽DT内时，p型柱区域的侧面具有锥形形状。
如上所述，在第一实施例中，由于包括嵌入式n型外延膜ENE的锥形部被设置在其中将部署p型柱区域PC的沟槽DT的侧壁上，因而允许p型柱区域PC具有倒梯形形状，从而导致p型柱区域PC的p型杂质浓度的变化的裕度增加。
因此，如上所述，p型柱区域PC1至PC3中的每个的p型杂质浓度的变化的裕度都能够增加。例如，当在引入杂质的同时生长由硅制成的外延层时，杂质浓度不需要被精确地控制，从而带来更好的可控性。此外，能够降低由于因杂质浓度变化而不满足所期望的标准的耐受电压而引起的缺陷的可能性。而且，当通过批量方法来生长外延层时，作为整体的加工批次可能会变得有缺陷。但是，能够通过增加杂质浓度的变化的裕度来提高产品产量。
现在参考图2详细描述半导体装置的每个区域的配置。
(1)单元区域CR的结构
如图2所示，功率MOSFET被设置在单元区域CR中。功率MOSFET被设置在半导体基板1S上的外延层EPS的主表面上方。外延层EPS包括多个p型柱区域(p型支柱，支柱)PC1和多个n型柱区域(n型支柱，支柱)NC1。p型柱区域PC1和n型柱区域NC1在X方向上交替地布置。如图3所示，p型柱区域PC1在从其顶部观看的平面视图中具有线性形状(具有在Y方向上的长边的矩形形状)。
例如，作如下设计：p型柱区域PC1的上部宽度(在X方向上的尺寸)和深度(在Y方向上的尺寸)与n型柱区域NC1的上部宽度和深度相同。
如上所述，n型柱区域NC1具有基本上为柱状的形状，该n型柱区域NC1包括包含外延层NE的垂直部以及包含部署在垂直部的侧面上的锥形嵌入式n型外延膜ENE的锥形部，并且由包含被引入其中的n型杂质(诸如磷(P)或砷(As))的半导体区域(外延层)构成。n型柱区域NC1和半导体基板1S构成功率MOSFET的漏区。n型柱区域NC1被夹在两个p型柱区域PC1之间。n型柱区域NC1被部署为彼此间隔达p型柱区域PC1的上部宽度(在X方向上的尺寸)。
p型柱区域PC1具有例如基本上为柱状的形状，并且由包含被引入其中的p型杂质(诸如硼(B))的半导体区域构成。p型柱区域PC1被夹在两个n型柱区域NC1之间。p型柱区域PC1被部署为彼此间隔达n型柱区域NC1的上部宽度(在X方向上的尺寸)。
功率MOSFET被设置在其中这样的p型柱区域PC1和n型柱区域NC1周期性地布置的结构(外延层EPS)的主表面上。
功率MOSFET具有栅极电极GE，这些栅极电极GE每个都部署在n型柱区域NC1上，其中栅极绝缘膜GOX在栅极电极GE和n型柱区域NC1之间。例如，氧化硅膜能够被用作栅极绝缘膜GOX。不仅是氧化硅膜，而且例如，可以使用介电常数比氧化硅膜高的高介电常数膜作为栅极绝缘膜GOX。例如，多晶硅膜能够用作栅极电极GE。
沟道区CH部署在栅极电极GE两侧的p型柱区域PC1的上部中。源区SR被部署为由沟道区CH包围。沟道区CH由包含被引入其中的p型杂质(诸如硼(B))的半导体区域构成。源区SR由包含被引入其中的n型杂质(诸如磷(P)或砷(As))的半导体区域构成。如上所述，n型柱区域NC1和半导体基板1S构成功率MOSFET的漏区。
当电势被施加到功率MOSFET的栅极电极GE时，载流子(电子)从源区SR经由形成在沟道区CH中的反型层流到漏区(n型柱区域NC1、半导体基板1S(LR))。换言之，电流从漏区(n型柱区域NC1、半导体基板1S(LR))经由形成在沟道区CH中的反型层流到源区SR。
在形成单位单元时，重复布置在Y方向上延伸的栅极电极GE、在栅极电极GE之下的n型柱区域NC1以及在栅极电极GE的两侧的源区SR。多个这样的单位单元并联耦接并且形成一个功率MOSFET。
从外延层EPS的顶部达到沟道区CH的体接触区BC被设置在源区SR的中间。体接触区BC由包含被引入其中的p型杂质(诸如硼(B))的半导体区域构成。体接触区BC与沟道区CH相比具有更高的杂质浓度。
栅极电极GE的顶部以及两侧的侧面覆盖有层间绝缘膜IL。例如，氧化硅膜能够用作层间绝缘膜IL。去除在体接触区BC上的以及在体接触区BC两侧的源区SR上的层间绝缘膜IL，并且从而形成接触孔。源极电极SE被部署在接触孔和层间绝缘膜IL上。例如，包括钛钨膜(titanium tungsten film)的阻挡导体膜和包括在阻挡导体膜上的铝膜的主导体膜的堆叠膜能够被用作源极电极SE。
因此，源极电极SE与源区SR电耦接，并且经由体接触区BC与沟道区CH电耦接。体接触区BC提供与源极电极SE的欧姆接触，并且允许源区SR与具有相同电势的沟道区CH电耦接。
因此，能够抑制寄生npn双极型晶体管的操作，该寄生npn双极型晶体管以源区SR作为发射极区、以沟道区CH作为基极区并且以n型柱区域NC1作为集电极区。具体地，源区SR与具有相同电势的沟道区CH电耦接，这意味着在寄生npn双极型晶体管的发射极区和基极区之间不存在电位差。因此，能够抑制寄生npn双极型晶体管的操作。
表面保护膜PAS被部署在源极电极SE上，以便部分地覆盖源极电极SE。例如，氧化硅膜能够用作表面保护膜PAS。源极电极SE的部分区域从表面保护膜PAS暴露。每个都包括金属膜的漏极电极DE被部署在半导体基板1S的背面(与具有外延层EPS的主表面相对的表面)上。
(2)中间区域TR的结构
如图2所示，中间区域TR具有栅极引线部GPU、栅极引线电极GPE、源极引线区域SPR和源极引线电极SPE。
栅极引线部GPU和栅极引线电极GPE被部署在半导体基板1S上方的外延层EPS上。源极引线区域SPR被部署在外延层EPS的上部中。
p型柱区域PC2和n型柱区域NC2也被周期性地布置在中间区域TR中。换言之，如图3所示，线性p型柱区域PC1和PC2以及线性n型柱区域NC1和NC2交替地布置在矩形区域中。单元区域CR位于矩形区域的中央，并且中间区域TR对应于单元区域CR的外周边区域。因此，线性p型柱区域PC2和线性n型柱区域NC2沿着中间区域TR的在Y方向上延伸的边(图3中的中间区域TR的右边和左边)交替地布置。此外，从单元区域CR延伸出的线性p型柱区域PC1的端部以及线性n型柱区域NC1的端部沿着中间区域TR的在X方向上延伸的边(图3中的上边和下边)交替地布置。
以此方式，中间区域TR的其中p型柱区域PC2和n型柱区域NC2周期性地布置的结构(外延层EPS)的配置与单元区域CR的其中p型柱区域PC1和n型柱区域NC1周期性地布置的结构(外延层EPS)的配置相似。
栅极引线部GPU部署在外延层EPS上，其中栅极绝缘膜GOX在栅极引线部GPU和外延层EPS之间。沟道区CH同样被部署在栅极引线部GPU之下。层间绝缘膜IL被部署为覆盖栅极引线部GPU的顶部及其两侧的侧面，并且部分地具有开口，该开口使栅极引线部GPU的顶部的部分暴露。例如，多晶硅膜能够用作栅极引线部GPU，如同栅极电极GE那样。
栅极引线电极GPE部署在包括开口内的层间绝缘膜IL上。如同源极电极SE那样，例如，包括钛钨膜的阻挡导体膜和包括阻挡导体膜上的铝膜的主导体膜的堆叠膜能够用作栅极引线电极GPE。
栅极引线部GPU与多个栅极电极GE电耦接，并且施加于栅极引线电极GPE的栅极电压经由栅极引线部GPU被施加到栅极电极GE中的每个上。
从单元区域CR延伸出的沟道区CH被设置在外延层EPS的上部中。源极引线区域SPR被部署为由沟道区CH包围。如同源区SR那样，源极引线区域SPR由包含被引入其中的n型杂质(诸如磷(P)或砷(As))的半导体区域构成。
层间绝缘膜IL部署在外延层EPS的顶部上方，以便覆盖沟道区CH，并且层间绝缘膜IL具有开口，以便使源极引线区域SPR暴露。
源极引线电极SPE被部署在包括开口部分内的层间绝缘膜IL上。如同源极电极SE那样，例如，包括钛钨膜的阻挡导体膜和包括阻挡导体膜上的铝膜的主导体膜的堆叠膜能够用作源极引线电极SPE。
在中间区域TR中，还部署了包括氧化硅膜的表面保护膜PAS，以便部分地地覆盖栅极引线电极GPE和源极引线电极SPE，并且栅极引线电极GPE的部分区域和源极引线电极SPE的部分区域从表面保护膜PAS暴露。
(3)周边区域PER的结构
如图2所示，场板电极(电极、伪电极)FFP被设置在周边区域PER中。
场板电极FFP每个都部署在半导体基板1S上的外延层EPS上方。
p型柱区域PC3和n型柱区域NC3同样周期性地布置在周边区域PER中。如图3所示，矩形区域(单元区域CR和中间区域TR)的周边区域对应于周边区域PER，在该周边区域中交替地布置着线性p型柱区域PC1和PC2以及线性n型柱区域NC1和NC2。在Y方向上延伸的线性p型柱区域PC3和线性n型柱区域NC3沿着周边区域PER的在Y方向上延伸的边(图3中的右边和左边)交替地布置。在X方向上延伸的线性p型柱区域PC3和线性n型柱区域NC3沿着中间区域TR的在X方向上延伸的边(图3中的上边和下边)交替地布置。
进行如下设计：在周边区域PER中的各个p型柱区域PC3和n型柱区域NC3的宽度与在单元区域CR或中间区域TR中的p型柱区域PC1或PC2和n型柱区域NC1或NC2的宽度相同。
场板电极FFP被设置在周边区域PER中包括p型柱区域PC3和n型柱区域NC3的层(外延层EPS)上方(图2)。如同栅极电极GE那样，例如，多晶硅膜能够用作每个场板电极FFP。场板电极FFP覆盖有设置于其上的层间绝缘膜IL。包括氧化硅膜的表面保护膜PAS被部署在层间绝缘膜IL上。由此提供场板电极FFP，从而能够缓解电场集中，带来耐受电压增加。
例如，场板电极FFP被部署在p型柱区域PC3和n型柱区域NC3之间的相应的边界上方，并且被布置成行，如同p型柱区域PC3和n型柱区域NC3那样。
其它部件可以部署在单元区域CR、中间区域TR和周边区域PER中的每个中，没有限制。例如，保护环可以被设置在周边区域PER中。
对制造方法的描述
现在参考图12至图25来描述第一实施例的半导体装置的制造方法，同时进一步阐明半导体装置的配置。图12至图25包括例示第一实施例的半导体装置的制造处理的截面视图和平面视图。使用所谓的“沟槽填充处理”的方法来制造第一实施例的半导体装置。
首先，如图12所示，提供有具有主表面(表面、顶部)的半导体基板1S，在该半导体基板1S的主表面上设置了包括n型半导体层的外延层NE。例如，通过将n型杂质(诸如磷(P)或砷(As))引入单晶硅中来形成半导体基板1S。外延层NE具有例如大约3.3×1015/cm3的n型杂质浓度以及例如大约40到60μm的厚度。
随后，如图13和14所示，在外延层NE上形成硬掩模HM。例如，将氧化硅膜作为硬掩模HM形成在外延层NE上，并且将光致抗蚀剂膜(未绘出)形成在氧化硅膜上并进行曝光和显影。作为结果，将光致抗蚀剂膜保留在外延层NE上的n型柱区域(NC1至NC3)的各个形成区域中。随后，使用光致抗蚀剂膜作为掩模来刻蚀硬掩模(氧化硅膜)HM，并且然后通过灰化(ashing)等来去除光致抗蚀剂膜。以此方式，通过使用由曝光和显影处理成所期望的形状的光致抗蚀剂膜作为掩模的刻蚀，将下层膜处理成所期望的形状。这种操作称为图形化。
随后，使用硬掩模(氧化硅膜)HM作为掩模来刻蚀外延层NE。作为结果，将外延层NE从p型柱区域(PC1至PC3)的各个形成区域去除，并且由此形成沟槽(DT1至DT3)。上述Bosch处理能够用作刻蚀处理。在Bosch处理中，重复进行刻蚀(例如，使用SF6的刻蚀)和保护膜的沉积(例如，使用C4F8的膜形成)。Bosch处理使得能够形成具有高深宽比的沟槽。随后，在例如大约950°至1100℃的温度处、在氢气氛(还原气氛)中、在例如大约10到760托(Torr)的压力下执行退火处理(氢退火)达例如大约30到200秒。作为结果，使沟槽的侧面上的不规则光滑化。因此，能够形成每个都具有10或更大的深宽比并且提供沟槽的侧面与半导体基板1S的表面之间的89°到90°的角度θ1的沟槽(DT1至DT3)。
形成在单元区域CR中的外延层NE中的沟槽被表示为DT1，形成在中间区域TR中的外延层NE中的沟槽被表示为DT2，以及形成在周边区域PER中的外延层NE中的沟槽被表示为DT3。沟槽DT1和DT2每个都具有在Y方向上延伸的线性形状，并且沟槽DT3具有在Y或X方向上延伸的线性形状(图14)。
例如，沟槽DT1、DT2和DT3中的每个都具有分别为大约2到5μm的宽度(在X或Y方向上的尺寸)和大约40到60μm的深度(在Z方向上的尺寸)。保留在沟槽DT1、DT2或DT3之间的外延层NE变成了线性n型柱区域NC1、NC2或NC3的部分。例如，n型柱区域(NC1、NC2或NC3)的上部宽度(在X方向上的尺寸)为大约2到5μm。n型柱区域(NC1、NC2或NC3)的深度(在Z方向上的尺寸)为大约40到60μm。
随后，如图15所示，在沟槽(DT1至DT3)的侧面中的每个上形成锥形嵌入式n型外延膜ENE。例如，在引入n型杂质的同时生长由硅制成的外延层。此时，在将硅刻蚀气体(例如，HCl)连同作为来源气体的硅化合物(例如，SiH4)一起引入的同时形成膜，由此能够形成锥形嵌入式n型外延膜ENE。因此，嵌入式n型外延膜ENE在沟槽的侧面的上侧具有小的厚度(t1)，而在沟槽的侧面的下侧具有大的厚度(t2>t1)。在此所描述的厚度(t1，t2)指的是在图15所示的X方向上的宽度(长度)。在嵌入式n型外延膜ENE的侧面与半导体基板1S的表面之间的角度θ2优选为例如80°到89°(不含89°)。
n型柱区域(NC1至NC3)通过上述步骤来形成，并且n型柱区域(NC1至NC3)每个都包括基本上为四棱柱状(quadrangular columnar)的垂直部和锥形部，垂直部包括保留在沟槽DT1、DT2或DT3之间的外延层NE，锥形部包括部署在垂直部的侧面上的锥形嵌入式n型外延膜ENE。换言之，n型柱区域(NC1至NC3)每个都包括包含外延层NE的基本上为四棱柱状的垂直部，以及包括包含部署在垂直部的侧面上的锥形嵌入式n型外延膜ENE的锥形部。嵌入式n型外延膜ENE具有例如大约3.3×1015/cm3的n型杂质浓度。嵌入式n型外延膜ENE的浓度能够通过调整要引入的n型杂质的流率(flow rate)来调整。
随后，如图16所示，通过外延生长处理将嵌入式p型外延膜EPE形成在沟槽DT1、DT2和DT3中的每个内以及外延层NE上。具体地，将要引入的杂质从n型杂质切换为p型杂质，并且在引入p型杂质的同时生长外延层。此时，嵌入式p型外延膜EPE生长为覆盖沟槽DT1、DT2和DT3的底面以及嵌入式n型外延膜ENE的侧面，并且由此填充沟槽DT1、DT2和DT3的内部。嵌入式p型外延膜EPE还生长在位于沟槽DT之间的硬掩模HM上方，以及生长在已经被填充的沟槽DT1、DT2和DT3上方。嵌入式p型外延膜EPE具有例如大约6.0×1015/cm3的p型杂质浓度。
随后，如图17所示，通过CMP处理、刻蚀处理等来去除在沟槽DT1、DT2和DT3上方的嵌入式p型外延膜EPE以及硬掩模HM，由此以嵌入式n型外延膜ENE和嵌入式p型外延膜EPE填充沟槽DT1、DT2和DT3的内部。作为结果，形成了包括嵌入式p型外延膜EPE的p型柱区域PC1、PC2和PC3。换言之，形成了包括p型柱区域PC1、PC2和PC3以及n型柱区域NC1、NC2和NC3的外延层EPS。
通过上述步骤，结构形成于单元区域CR和中间区域TR中。在各个结构中，在Y方向上延伸的线性p型柱区域PC1和PC2和在Y方向上延伸的线性n型柱区域NC1和NC2在X方向上交替地且周期性地布置。在周边区域PER中形成了两个结构。在一个结构中，在Y方向上延伸的线性p型柱区域PC3以及在Y方向上延伸的线性n型柱区域NC3在X方向上交替地且周期性地布置(图18)。在另一个结构中，在X方向上延伸的线性p型柱区域PC3以及在X方向上延伸的线性n型柱区域NC3在Y方向上交替地且周期性地布置(图18)。
随后，在外延层EPS的主表面上形成功率MOSFET、栅极引线部GPU、栅极引线电极GPE、源极引线区域SPR、源极引线电极SPE、场板电极FFP等。
例如，如图19所示，形成了沟道区CH。例如，使用光刻技术和刻蚀技术来形成在沟道区CH的形成区域中具有开口的掩模膜。随后，通过使用掩模膜作为掩模的杂质离子注入来形成沟道区CH。例如，将包括硼(B)的p型杂质离子作为杂质离子来注入。因此，能够形成将作为沟道区CH的p型半导体区域。
随后，去除掩模膜，在外延层EPS上形成栅极绝缘膜GOX，并且在栅极绝缘膜GOX上形成导体膜PF1。例如，对外延层EPS的表面进行热氧化，以形成氧化硅膜作为栅极绝缘膜GOX。随后，通过CVD处理等将多晶硅膜沉积在氧化硅膜上。可以使用介电常数比氧化硅膜高的高介电常数膜(例如，氧化铪膜)作为栅极绝缘膜GOX来代替氧化硅膜。栅极绝缘膜GOX可以通过CVD处理等来形成。
随后，如图20所示，在n型柱区域NC1上形成栅极电极GE。在中间区域TR中形成栅极引线部GPU。在p型柱区域PC3和n型柱区域NC3之间的各个PN结上形成场板电极FFP。例如，在导电膜PF1上形成覆盖栅极电极GE的形成区域、栅极引线部GPU的形成区域和场板电极FFP的形成区域的光致抗蚀剂膜，并且使用光致抗蚀剂膜作为掩模来刻蚀导体膜PF1。因此，形成了栅极电极GE和场板电极FFP。例如，如图21所示，每个栅极电极GE都如同p型柱区域PC1那样形成为线性形状，并且栅极引线部GPU被形成为与栅极电极GE电耦接。场板电极FFP每个都如同p型柱区域PC3那样形成为线性形状。
随后，形成源区SR和源极引线区域SPR。例如，通过光致抗蚀剂膜(未绘出)来覆盖在周边区域PER和中间区域TR中的每个中的除了源极引线区域SPR的形成区域之外的任何区域，并且使用光致抗蚀剂膜以及单元区域CR中的栅极电极GE作为掩模来注入n型杂质离子。例如，将包括磷(P)或砷(As)的n型杂质离子作为杂质离子来注入。因此，能够在单元区域CR中的栅极电极GE之间形成要作为源区SR的n型半导体区域。也能够在中间区域TR中形成要作为源极引线区域SPR的n型半导体区域。形成在单元区域CR中的源区SR与形成在中间区域TR中的源极引线区域SPR电耦接。
随后，如图22所示，形成覆盖栅极电极GE、栅极引线部GPU和场板电极FFP的层间绝缘膜IL。例如，通过CVD处理在栅极电极GE等上沉积氧化硅膜。随后，在层间绝缘膜IL上形成光致抗蚀剂膜(未绘出)，光致抗蚀剂膜在体接触区BC、栅极引线部GPU和源极引线区域SPR的形成区域上方具有开口。随后，使用光致抗蚀剂膜作为掩模来刻蚀在位于单元区域CR中的相邻的栅极电极GE之间的每个源区SR上的层间绝缘膜IL，并且由此形成开口。此时，执行过刻蚀，使得开口的底部低于外延层EPS的表面。因此，源区SR从开口的底部部分的侧面暴露。刻蚀中间区域TR中的栅极引线部GPU和源极引线区域SPR上方的层间绝缘膜IL以形成开口。
随后，形成覆盖中间区域TR和周边区域PER的光致抗蚀剂膜，并且使用光致抗蚀剂膜和层间绝缘膜IL作为掩模来注入杂质离子，由此形成体接触区BC。例如，将包括硼(B)的p型杂质离子作为杂质离子来注入。因此，能够形成要作为体接触区BC的p型半导体区域。每个体接触区BC都位于源区SR的中间，并且延伸使得其底部到达沟道区CH。体接触区BC与沟道区CH相比具有更高的杂质浓度。
随后，如图23和图24所示，形成了源极电极SE、栅极引线电极GPE和源极引线电极SPE。例如，在层间绝缘膜IL上(包括体接触区BC、栅极引线部GPU和源极引线区域SPR上方)形成金属膜。例如，通过溅射处理等来形成钛钨膜以及在钛钨膜上的铝膜的堆叠膜。随后，将金属膜图形化以形成源极电极SE、栅极引线电极GPE和源极引线电极SPE。单元区域CR中的源极电极SE每个都与源区SR和体接触区BC电耦接。中间区域TR中的栅极引线电极GPE与栅极引线部GPU电耦接。中间区域TR中的源极引线电极SPE与源极引线区域SPR电耦接。
随后，如图25所示，表面保护膜PAS被形成为覆盖源极电极SE、栅极引线电极GPE和源极引线电极SPE。例如，通过CVD处理在源极电极SE、栅极引线电极GPE、源极引线电极SPE等上沉积氧化硅膜。随后，将表面保护膜PAS图形化以使每个源极电极SE的部分区域、栅极引线电极GPE的部分区域和源极引线电极SPE的部分区域暴露。这样的暴露部分成为外部耦接区(例如，栅极焊盘和源极焊盘)。
随后，在将对应于与半导体基板1S的主表面相对的侧面(沟槽的底侧)的背面设置为顶部的同时，磨削(grind)该背面。例如，半导体基板1S的背面被磨削为使得半导体基板1S的厚度与外延层EPS的厚度之和为大约50到60μm，并且从而减薄该半导体基板1S。通过这样的磨削，半导体基板1S的背面与沟槽(DT1、DT2或DT3)的底面之间的距离变为大约3到5μm。
随后，将n型杂质离子注入到半导体基板1S的整个背面中，以形成n型半导体区域(低电阻区域)LR。由此形成n型半导体区域LR，使得能够降低漏极电极DE和n型柱区域(NC1、NC2或NC3)之间的耦合电阻，如同稍后所描述的。n型半导体区域(低电阻区域)LR从半导体基板1S的背面延伸到沟槽(DT1、DT2或DT3)的底部，并且具有例如大约1.0×1016/cm3的n型杂质浓度。
随后，在半导体基板1S的背面上形成漏极电极DE。例如，在将半导体基板1S的背面设置为顶部的同时，通过溅射处理或蒸镀处理来形成金属膜。因此，能够形成每个都包括金属膜的漏极电极DE。
通过上述步骤，能够形成第一实施例的半导体装置。
第二实施例
在第一实施例中，在引入n型杂质的同时形成锥形嵌入式n型外延膜ENE。即，将引入室(处理室)中的n型杂质进一步引入到外延膜中，从而形成嵌入式n型外延膜ENE。但是，可以使用自掺杂现象来形成锥形嵌入式n型外延膜ENE。
图26是第二实施例的p型柱区域及其附近的放大视图。图27A至27D是例示第二实施例的超结结构的形成处理的截面视图。图28是例示第二实施例的超结结构的截面视图。超结结构上方的功率MOSFET的配置、p型柱区域的布局以及n型柱区域的布局与第一实施例中的那些相同。
在第二实施例中，如图26和28所示，n型柱区域(NC1至NC3)每个都具有包括外延层NE的垂直部以及包括部署在垂直部的侧面上的锥形嵌入式n型外延膜ENE的锥形部。n型柱区域(NC1至NC3)每个都具有上底小于下底的正常梯形形状。p型柱区域(PC1至PC3)每个都具有上底大于下底的倒梯形形状。
在第二实施例中，高浓度的n型半导体区域NPR被设置在p型柱区域PC的底部部分处。高浓度的n型半导体区域NPR是嵌入式n型外延膜ENE中的n型杂质的来源。因而，提供高浓度的n型半导体区域NPR，从而实现自掺杂现象。即，n型杂质从高浓度的n型半导体区域NPR扩散，并且允许被引入锥形嵌入式n型外延膜ENE中。具体地，因为砷的固相扩散系数高，所以砷的自掺杂是容易的，并且因而砷优选地用作用于自掺杂的n型杂质。
例如，如图27A所示，使用具有所期望的形状的硬掩模HM作为掩模来刻蚀具有其上设置有包括n型半导体层的外延层NE的主表面(表面，顶部)的半导体基板1S，由此形成沟槽DT。例如，沟槽DT具有大约4μm的开口宽度以及大约50μm的深度(D)。沟槽DT的侧面与半导体基板1S的表面之间的角度(θ1)为89°到90°。以此方式，形成有具有高深宽比(10或更大)并且提供沟槽DT的侧面与半导体基板1S的表面之间的基本上垂直的角度θ1的沟槽DT。在第一实施例中所描述的Bosch处理优选地用作用于形成这样的沟槽DT的刻蚀处理。
随后，如图27B所示，n型杂质离子(例如，As)被注入到沟槽DT的底部中，以形成高浓度的n型半导体区域NPR。随后，在沟槽DT的侧面上形成锥形嵌入式n型外延膜ENE。例如，生长由硅制成的外延层。此时，能够通过将硅刻蚀气体连同作为来源气体的硅化合物一起引入来形成锥形嵌入式n型外延膜ENE。在第二实施例中，由于高浓度的n型半导体区域NPR被设置在沟槽DT的底部处，因而即使在不引入n型杂质的情况下生长硅，沟槽DT的侧面上的膜也会自掺杂有n型杂质。作为结果，能够形成锥形嵌入式n型外延膜ENE。
即使在引入p型杂质的同时生长硅，但由于沟槽DT的侧面上的膜自掺杂有n型杂质，p型杂质也被n型杂质抵消。在n型杂质的自掺杂浓度为高的情况下，沟槽DT的侧面上的膜具有n型导电性。由于膜进一步形成在沟槽DT的底面上，所以来自高浓度的n型半导体区域NPR的n型杂质的自掺杂逐渐受到抑制并最终自动停止。以此方式，能够在形成锥形嵌入式n型外延膜ENE的同时在沟槽DT中形成嵌入式p型外延膜EPE(图27C)。具体地，无需切换要被引入的杂质，仅通过在引入p型杂质的同时生长外延层，就使得能够在沟槽DT中连续地形成锥形嵌入式n型外延膜ENE(以自掺杂形成)以及嵌入式p型外延膜EPE。高浓度的n型半导体区域NPR具有至少比外延层NE的n型杂质浓度高的n型杂质浓度，例如，大约8.0×1015/cm3。以自掺杂形成的锥形嵌入式n型外延膜ENE具有例如大约5.0×1015/cm3的n型杂质浓度。嵌入式n型外延膜ENE的这种n型杂质浓度是平均浓度，并且可以具有浓度梯度，使得该杂质浓度在沟槽DT的侧壁附近为高，但是在距离侧壁越远处则越低。嵌入式p型外延膜EPE具有例如大约3.0×1015/cm3的p型杂质浓度。
应当认识到，可以在不引入杂质的情况下形成嵌入式n型外延膜ENE之后，在引入p型杂质的同时形成嵌入式p型外延膜EPE。
随后，通过CMP处理、刻蚀处理等来去除在沟槽DT上方的嵌入式p型外延膜EPE和硬掩模HM。因此，形成了包括p型柱区域PC和n型柱区域NC的超结结构(见图28)。
如上所述，在第二实施例中，能够使用自掺杂来容易地提供锥形部，该锥形部包括沟槽DT(DT1至DT3)中的每个的侧壁上的嵌入式n型外延膜ENE。如同在第一实施例中详细描述的，提供包括嵌入式n型外延膜ENE的锥形部，由此允许p型柱区域PC1至PC3每个都具有倒梯形形状，从而带来p型柱区域PC1的p型杂质浓度的变化的裕度的增加。此外，导通电阻能够通过n型杂质(例如，As)的横向扩散而减小。
应用
在图26至28所示的配置中，锥形嵌入式n型外延膜ENE的来源是形成在沟槽DT的底面上的高浓度的n型半导体区域NPR。但是，高浓度的n型半导体区域NPR可以不受限制地设置在任何位置，例如，在划线区域或测试图案区域(TEG区域)中。设置在这样的区域中的高浓度的n型半导体区域NPR可以称为伪点(dummy shot)。
在具有多个芯片区域的晶片状半导体基板中，芯片区域之间的基本上为矩形的区域被称为划线区域，并且半导体基板能够通过沿着划线区域切割半导体基板而被单体化成芯片。
高浓度的n型半导体区域NPR可以被设置在这样的划线区域或测试图案区域(TEG区域)中。图29是例示第二实施例的应用的超结结构的截面视图。如图29所示，高浓度的n型半导体区域NPR被设置在区域1R(例如，划线区域或测试图案区域)中。例如，将n型杂质(诸如，As)注入到半导体基板1S的表面中，以形成高浓度的n型半导体区域NPR。随后，使用来自高浓度的n型半导体区域NPR的n型杂质的扩散(自掺杂)来形成锥形嵌入式n型外延膜ENE。此时，嵌入式n型外延膜ENE也形成在高浓度的n型半导体区域NPR上，并且从而n型杂质的自掺杂自动停止。
高浓度的n型半导体区域NPR可以在任何定时形成，没有限制，并且应当在形成锥形嵌入式n型外延膜ENE的步骤之前被暴露。高浓度的n型半导体区域NPR可以形成在半导体基板1S中或者在外延层NE中。
如上所述，在这些应用中，自掺杂还能够用来容易地提供包括沟槽DT(DT1至DT3)的侧壁中的每个上的嵌入式n型外延膜ENE的锥形部。如同在第一实施例中详细描述的，提供包括嵌入式n型外延膜ENE的锥形部，由此允许p型柱区域PC1至PC3每个都具有倒梯形形状，从而带来p型柱区域PC1至PC3中的每个的p型杂质浓度的变化的裕度的增加。此外，导通电阻能够通过n型杂质(例如，As)的横向扩散而减小
以此方式，即使来自远离沟槽DT1至DT3的区域，扩散的n型杂质也被引入到外延生长气氛中。因此，尽管在图28中，高浓度的n型半导体区域NPR设置在沟槽DT1至DT3的任意底部部分，但是高浓度的n型半导体区域NPR也可以仅设置在沟槽DT1至DT3的部分区域(例如，沟槽DT2和DT3)中。在这种情况下，嵌入式n型外延膜ENE还能够通过来自位于沟槽DT2和DT3底部部分中的每个部分处的高浓度的n型半导体区域NPR的自掺杂而形成在所有沟槽DT1至DT3的侧壁上。
第三实施例
在第二实施例中，提供了高浓度的n型半导体区域NPR，并且使用自掺杂现象来形成锥形嵌入式n型外延膜ENE。但是，可以使用来自沟槽之下的高浓度n型基板NPS的自掺杂现象来形成锥形嵌入式n型外延膜ENE。
图30是第三实施例的p型柱区域及其附近的放大视图。图31A至31D是例示第三实施例的超结结构的形成处理的截面视图。图32是例示第三实施例的超结结构的截面视图。超结结构上方的功率MOSFET的配置、p型柱区域的布局以及n型柱区域的布局与第一实施例中的那些相同。
在第三实施例中，如图30和32所示，n型柱区域(NC1至NC3)每个都具有包括外延层NE的垂直部以及包括部署在垂直部的侧面上的锥形嵌入式n型外延膜ENE的锥形部。n型柱区域(NC1至NC3)每个都具有上底小于下底的正常梯形形状。p型柱区域(PC1至PC3)每个都具有上底大于下底的倒梯形形状。
在第三实施例中，其中将要部署p型柱区域PC的沟槽DT的底面处于比在外延层NE下的高浓度的n型基板(高浓度的As基板)NPS的表面低的位置。换言之，沟槽DT穿过外延层NE到达高浓度的n型基板NPS。以此方式，即使是在高浓度的n型基板NPS从沟槽DT的底部暴露的同时形成沟槽DT的侧面上的膜，膜也自掺杂有n型杂质。
例如，如图31A所示，使用具有所期望的形状的硬掩模HM作为掩模来刻蚀具有其上设置有包括n型半导体层的外延层NE的主表面的高浓度的n型基板NPS，由此形成沟槽DT。此时，沟槽DT的底面位于比高浓度的n型基板NPS的表面低的位置。换言之，高浓度的n型基板NPS从沟槽DT的底部(底面以及侧面的下部)暴露。高浓度的n型基板NPS具有至少比外延层NE的n型杂质浓度高的n型杂质浓度，例如，大约8.0×1015/cm3。
例如，沟槽DT具有大约4μm的开口宽度以及大约50μm的深度(D)。沟槽DT的底面位于高浓度的n型基板NPS的表面以下大约1到2μm的位置处。在沟槽DT的侧面与半导体基板(NPS)的表面之间的角度θ1为89°到90°。以此方式，形成具有高深宽比(10或更大)的沟槽DT，同时提供在沟槽DT的侧面与半导体基板NPS的表面之间的基本上垂直的角度θ1。在第一实施例中所描述的Bosch处理优选地用作用于形成这样的沟槽DT的刻蚀处理。
随后，如图31B所示，锥形嵌入式n型外延膜ENE形成在沟槽DT的侧面上。例如，生长由硅制成的外延层。此时，能够通过将硅刻蚀气体连同作为来源气体的硅化合物一起引入来形成锥形嵌入式n型外延膜ENE。在第三实施例中，由于高浓度的n型基板NPS从沟槽DT的底部暴露，因而即使在不引入n型杂质的情况下生长硅，沟槽DT的侧面上的膜也自掺杂有n型杂质。因此，能够形成锥形嵌入式n型外延膜ENE。即使在引入p型杂质的同时生长硅，但由于沟槽DT的侧面上的膜自掺杂有n型杂质，因而p型杂质被n型杂质抵消。在n型杂质的高的自掺杂浓度的情况下，沟槽DT的侧面上的膜具有n型导电性。由于膜进一步形成在沟槽DT的底面上，来自高浓度的n型半导体区域NPR的n型杂质的自掺杂逐渐受到抑制并最终自动停止。以此方式，能够在形成锥形嵌入式n型外延膜ENE的同时，在沟槽DT内形成嵌入式p型外延膜EPE(图31C)。具体而言，无需切换要被引入的杂质，仅通过在引入p型杂质的同时生长外延层，就使得能够在沟槽DT中连续地形成锥形嵌入式n型外延膜ENE(以自掺杂形成)以及嵌入式p型外延膜EPE。如上所述，高浓度的n型基板NPS具有例如大约8.0×1015/cm3的n型杂质浓度。以自掺杂形成的锥形嵌入式n型外延膜ENE具有例如大约5.0×1015/cm3的n型杂质浓度。嵌入式p型外延膜EPE具有例如大约3.0×1015/cm3的p型杂质浓度。
随后，通过CMP处理、刻蚀处理等来去除沟槽DT上方的嵌入式p型外延膜EPE和硬掩模HM。因此，形成了包括p型柱区域PC和n型柱区域NC的超结结构(见图32)。
如上所述，在第三实施例中，还能够使用自掺杂来容易地提供锥形部，该锥形部包括沟槽DT(DT1至DT3)中的每个的侧壁上的嵌入式n型外延膜ENE。如同在第一实施例中详细描述的，提供包括嵌入式n型外延膜ENE的锥形部，由此允许p型柱区域PC1至PC3每个都具有倒梯形形状，从而带来p型柱区域PC1至PC3的p型杂质浓度的变化的裕度的增加。此外，导通电阻能够通过n型杂质(例如，As)的横向扩散而减小。
第一应用
图30至32所示的嵌入式p型外延膜EPE的底部优选为与高浓度n型基板NPS的表面齐平或更高。换言之，p型外延膜EPE的下部优选地处于与高浓度n型基板NPS的表面齐平或更高的位置。如果沟槽DT的深度深，或者如果高浓度的n型基板NPS被刻蚀得深，则p型外延膜EPE的底部(即，p型柱区域PC的底部)被部署在低于高浓度的n型基板NPS的表面的位置。在这种情况下，外延层EPS也形成在高浓度n型基板NPS和外延层NE的堆叠部分上，并且变得更易受到结晶度比外延层NE低(例如，具有大量缺陷)的高浓度n型基板NPS的缺陷的影响。因此，p型柱区域PC的底部优选为位于与高浓度n型基板NPS的表面齐平或更高的位置处。
第二应用
在图30至32所示的配置中，使用来自沟槽下方的高浓度的n型基板NPS的自掺杂现象，即，将沟槽之下的高浓度的n型基板NPS用作嵌入式n型外延膜ENE中的n型杂质的来源。但是，在批量型外延生长中，可以将用作n型杂质的来源的高浓度的n型基板NPS部署在室(处理室)中。
图33是例示第三实施例的第二应用的超结结构的截面视图。如图33所示，将高浓度的n型基板NPS和具有沟槽DT的半导体基板1S部署在室(处理室)中，并且通过使用来自高浓度的n型基板NPS的n型杂质的扩散(自掺杂)在沟槽DT1至DT3的侧壁中的每个上形成锥形嵌入式n型外延膜ENE。例如，生长由硅制成的外延层。此时，能够通过将硅刻蚀气体连同作为来源气体的硅化合物一起引入来形成锥形嵌入式n型外延膜ENE。在第二应用中，由于将与处理基板不同的高浓度的n型基板NPS部署在室(处理室)中，因而即使在不引入n型杂质的情况下生长硅，沟槽DT的侧面上的膜也自掺杂有n型杂质。因此，能够形成锥形嵌入式n型外延膜ENE。
即使在引入p型杂质的同时生长硅，但由于沟槽DT的侧面上的膜自掺杂有n型杂质，因而p型杂质被n型杂质抵消。在n型杂质的高的自掺杂浓度的情况下，沟槽DT的侧面上的膜具有n型导电性。由于膜进一步形成在沟槽DT的底面上，来自高浓度的n型基板NPS的n型杂质的自掺杂逐渐受到抑制并最终自动停止。以此方式，能够在形成锥形嵌入式n型外延膜ENE的同时，在沟槽DT内形成嵌入式p型外延膜EPE。具体地，无需切换要被引入的杂质，仅通过在引入p型杂质的同时生长外延层，就使得能够在沟槽DT内连续地形成锥形嵌入式n型外延膜ENE(以自掺杂形成)以及嵌入式p型外延膜EPE。高浓度的n型基板NPS具有至少比外延层NE的n型杂质浓度高的n型杂质浓度，例如，大约8.0×1015/cm3。以自掺杂形成的锥形嵌入式n型外延膜ENE具有例如大约5.0×1015/cm3的n型杂质浓度。嵌入式p型外延膜EPE具有例如大约3.0×1015/cm3的p型杂质浓度。
在图33中，半导体基板1S从沟槽DT的底面暴露。但是，例如，如图29所示，可以用嵌入式n型外延膜ENE来覆盖沟槽DT的底面。上述的图11A和11B的SEM照片是在p型柱区域和n型柱区域通过第二应用所描述的处理来形成的情况下的那些SEM照片。
根据本发明的发明人的调研，当使用锑基板作为n型基板时，并且当嵌入式p型外延膜(EPE)在图13所示的状态(即，n型基板从沟槽DT1、DT2和DT3的底部暴露的状态)下形成在沟槽DT1、DT2和DT3中的每个内时，没有发现自掺杂现象。因此，更优选地包含As作为用于自掺杂的n型杂质的来源(NPR，NPS)。As的杂质浓度优选为5.0×1015/cm3或更高，并且更优选地为8.0×1015/cm3或更高。
尽管在上文中已经根据本发明的一些实施例对由本发明的发明所实现的本发明进行了详细描述，但是本发明不应受限于此，并且应当认识到，在不脱离本发明的要旨的范围内，可以对它们进行各种修改或更改。
例如，尽管在上述实施例中将MOSFET描述为设置在超结结构上的半导体元件(例如，图2)，但是本发明能够应用于包括超结结构的任何半导体元件，没有限制。例如，可以形成具有p型半导体区域和n型半导体区域的二极管作为超结结构上的半导体元件。
尽管在上述实施例中，如图34A所示，嵌入式n型外延膜ENE的锥体起点(尖端)位于沟槽DT的上部(例如，图5和6)，但是锥体起点(尖端)P可以位于沟槽DT的侧面的中间。但是，锥体起点(尖端)优选位于沟槽的深度的至少一半以上。
换言之，p型柱区域(PC)并不一定要具有倒梯形形状，但是应当具有比下部宽度更大的上部宽度。同样地，n型柱区域(NC)并不一定要具有梯形形状，但是应当具有比下部宽度更小的上部宽度。n型柱区域(NC)的下部宽度意指位于p型柱区域(PC)的下部之间的n型半导体区域的长度。
在上述实施例中(例如，图5和6)，半导体基板1S从沟槽DT的底面暴露。但是，可以用嵌入式n型外延膜ENE来覆盖沟槽DT的底面，如图34B所示。在第一实施例中(例如，图5)，半导体基板1S从沟槽DT的底面暴露。但是，可以用嵌入式n型外延膜ENE来覆盖沟槽DT的底面，如图34C所示。图34A至34C是例示第三实施例的半导体装置的配置的另一个示例的截面视图。这样的锥形嵌入式n型外延膜ENE的形状能够通过例如调节作为来源气体的硅化合物与硅刻蚀气体的引入比例(例如，降低刻蚀气体的比例)或者施加于处理基板的偏置电势来调整。
在上述实施例中(例如，图3)，尽管在中间区域TR和周边区域PER中的p型柱区域PC2和PC3每个都具有线性形状(具有在X或Y方向上的长边的矩形形状)，但是p型柱区域和n型柱区域中的每个的布局(例如，图3)不限于此。例如，如图35所示，p型柱区域PC2和PC3可以每个都具有螺旋形状。此外，如图36所示，p型柱区域PC1可以每个都具有例如4μm见方的四棱柱形状，并且可以按具有预定间隔(例如，4μm)的阵列布置。图35和36各自为例示第三实施例的半导体装置的配置的另一个示例的平面视图。

Claims (8)

1.一种半导体装置，包括：
半导体层；
形成在所述半导体层中的多个第一支柱和多个第二支柱，所述多个第一支柱具有第一导电类型，所述多个第二支柱具有第二导电类型，所述第二导电类型为与所述第一导电类型相反的导电类型；
多个第一沟槽，所述多个第一沟槽形成在所述半导体层中；以及
半导体元件，所述半导体元件形成在所述半导体层上方，
其中所述第一支柱和所述第二支柱交替地布置，
其中所述第二支柱中的每个都包括第一部和第二部，所述第一部包括位于所述第一沟槽之间的具有所述第二导电类型的所述半导体层，所述第二部包括部署在所述第一沟槽中的每个的侧面上的具有所述第二导电类型的锥形嵌入式半导体膜，
其中所述第一支柱中的每个都包括部署在所述第一沟槽中的具有所述第一导电类型的嵌入式半导体膜，
其中所述第一支柱中的每个的上部宽度比下部宽度大，以及
其中所述第二支柱中的每个的上部宽度比下部宽度小。
2.根据权利要求1所述的半导体装置，其中，在每个第一沟槽中，所述第二部的厚度随着所述第二部从所述侧面的上侧朝向所述侧面的下侧延伸而变大。
3.根据权利要求2所述的半导体装置，其中所述第一沟槽的侧面与所述半导体层的底面之间的角度为89°到90°。
4.根据权利要求3所述的半导体装置，其中所述第一沟槽的深宽比为10或更大。
5.根据权利要求2所述的半导体装置，
其中包括具有所述第二导电类型的杂质的半导体区域被设置在所述第一沟槽的底部部分中，以及
其中在所述半导体区域中的具有所述第二导电类型的杂质的浓度高于在所述半导体层中的具有所述第二导电类型的杂质的浓度。
6.根据权利要求2所述的半导体装置，
其中所述半导体层被设置在具有多个芯片区域的晶片状基板上方，
其中包含具有所述第二导电类型的杂质的半导体区域被设置在划线区域中，所述划线区域部署在所述基板的所述芯片区域之间，以及
其中所述半导体区域中的具有所述第二导电类型的杂质的浓度高于所述半导体层中的具有所述第二导电类型的杂质的浓度。
7.根据权利要求2所述的半导体装置，
其中所述半导体层被设置在具有多个芯片区域的晶片状基板上方，
其中包含具有所述第二导电类型的杂质的半导体区域被设置在作为所述基板的所述芯片区域中的一个的测试图案区域中，以及
其中所述半导体区域中的具有所述第二导电类型的杂质的浓度高于所述半导体层中的具有所述第二导电类型的杂质的浓度。
8.根据权利要求2所述的半导体装置，
其中所述半导体元件包括多个单位单元，
其中所述单位单元中的每个都包括：
栅极电极，所述栅极电极部署在所述第二支柱上方，其中栅极绝缘膜在所述栅极电极和所述第二支柱之间，以及
源区，部署在位于所述栅极电极的一侧的所述第一支柱的上部中。
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