JP2015023166A - 半導体装置 - Google Patents

Abstract

【課題】高耐圧、低オン抵抗、および高信頼性の半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１電極の上側に設けられ、第１電極から第１半導体層に向かう第１方向に対して交差する第２方向において、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、が交互に配列された構造を有する第１半導体層と、第１半導体層内に絶縁層を介して設けられ、第２半導体領域に接続された導電層と、第１半導体領域の上に設けられた第２導電型の第２半導体層と、第２半導体層の上に設けられた第１導電型の第３半導体層と、第３半導体層の上に設けられた第２電極と、絶縁層を介して導電層と前記第２半導体層との間に設けられた第３電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、家庭用電気機器、通信機器、車載用モータ等に適用されている。これら機器の消費電力を下げるためには、半導体装置のオン抵抗をさらに下げる必要がある。

このような状況において、高耐圧と低オン抵抗とを兼ね備えたスーパージャンクション構造の半導体装置がある。スーパージャンクション構造の半導体装置では、例えば、ドリフト層がｐ型半導体領域とｎ型半導体領域とが交互に繰り返された構造に置き換えられている。そして、このようなスーパージャンクション構造の半導体装置については、高耐圧、低オン抵抗であって、さらに高い信頼性が求められている。

特開２０１２−１５６２２５号公報

本発明が解決しようとする課題は、高耐圧、低オン抵抗、および高信頼性の半導体装置を提供することである。

実施形態の半導体装置は、第１電極と、前記第１電極の上側に設けられ、前記第１電極から前記第１半導体層に向かう第１方向に対して交差する第２方向において、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、が交互に配列された構造を有する第１半導体層と、前記第１半導体層内に絶縁層を介して設けられ、前記第２半導体領域に接続された導電層と、前記第１半導体領域の上に設けられた第２導電型の第２半導体層と、前記第２半導体層の上に設けられた第１導電型の第３半導体層と、前記第３半導体層の上に設けられた第２電極と、前記絶縁層を介して前記導電層と前記第２半導体層との間に設けられた第３電極と、を備える。

図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。 図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図３（ａ）〜図３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図５（ａ）〜図５（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図６（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図７（ａ）〜図７（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図８（ａ）および図８（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。 図９（ａ）および図９（ｂ）は、第１実施形態の半導体装置の動作の一例を説明する模式的断面図である。 図１０は、第３実施形態に係る半導体装置の模式的断面図である。 図１１は、第３実施形態に係る半導体装置の模式的断面図である。 図１２（ａ）は、第４実施形態の第１実施例に係る半導体装置の模式的斜視図であり、図１２（ｂ）は、第４実施形態の第２実施例に係る半導体装置の模式的斜視図である。 図１３は、第５実施形態に係る半導体装置の模式的断面図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については図示のみをし、適宜その説明を省略する場合がある。

（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。

図１（ａ）には、図１（ｂ）のＡ−Ｂ線に沿った位置での断面が表されている。図１（ａ）の右には、半導体装置１がオフ時の半導体装置１の深さと電界強度との関係が表されている。半導体装置１の深さとは、図中のベース層２０の途中からドレイン層１１までにおける、ベース層２０と絶縁層１２との接合部付近、絶縁層１２と半導体領域１０ｎとの接合部付近、半導体領域１０ｎと半導体領域１０ｐとの接合部付近、半導体領域１０ｎと半導体領域１０ｐとの接合部直下の半導体領域１０ｎでの深さを意味している。また、実施形態では、ドレイン電極５０から半導体層１０に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して交差する方向をＹ方向（第２方向）とし、Ｚ方向およびＹ方向に交差する方向をＸ方向（第３方向）としている。

第１実施形態に係る半導体装置１は、上下電極構造のパワー半導体装置である。例えば、上下に設けられたドレイン電極５０とソース電極５１との間に半導体等が設けられている。

半導体装置１においては、ドレイン電極５０（第１電極）の上側に半導体層１０（第１半導体層）が設けられている。半導体層１０は、第１構造部１０Ａと、第１構造部１０Ａの上に設けられた第２構造部１０Ｂと、を有している。ドレイン電極５０と半導体層１０との間には、ｎ^＋型のドレイン層１１が設けられている。

第１構造部１０Ａでは、Ｙ方向において、ｎ型の半導体領域１０ｎ（第１半導体領域）と、ｐ型の半導体領域１０ｐ（第２半導体領域）と、が交互に配列されている。すなわち、半導体装置１は、ｎ型半導体領域とｐ型半導体領域とが一方向において交互に配列されたスーパージャンクション構造を有している。半導体領域１０ｎの不純物濃度と、半導体領域１０ｐの不純物濃度は、例えば、同じである。また、Ｙ方向における半導体領域１０ｎの幅と、半導体領域１０ｐの幅は、例えば、同じである。

図１（ａ）では、一例として、半導体領域１０ｎが複数の半導体領域１０ｐの間に設けられ、さらに半導体領域１０ｎがドレイン層１１と半導体領域１０ｐとの間に設けられた構造が例示されている。複数の半導体領域１０ｐのそれぞれはドレイン層１１に接してもよい。

第２構造部１０Ｂでは、半導体領域１０ｎと、フィールドプレート電極１５（導電層、プラグ電極）と、がＹ方向において交互に配列されている。フィールドプレート電極１５は、絶縁層１２を介して半導体層１０内に設けられている。また、半導体装置１においては、Ｙ方向における半導体領域１０ｐのピッチと、Ｙ方向におけるフィールドプレート電極１５のピッチと、が同じである。実施形態では、半導体領域１０ｎとフィールドプレート電極１５とが一方向に交互に配列された構造を、例えば、フィールドプレート構造と呼称してもよい。フィールドプレート電極１５は、半導体領域１０ｎに絶縁層１２を介して接している。フィールドプレート電極１５の下部は、半導体領域１０ｐに接続されている。

半導体領域１０ｎの上には、ｐ型のベース層２０（第２半導体層）が設けられている。ベース層２０の上には、ｎ^＋型のソース層２１（第３半導体層）が設けられている。ベース層２０の上には、正孔排出領域であるｐ^＋層２２が設けられている。ｐ^＋層２２は、Ｙ方向においてソース層２１に並んでいる。

ソース層２１の上には、ソース電極５１（第２電極）が設けられている。ソース電極５１は、ソース層２１、ｐ^＋層２２、およびフィールドプレート電極１５に電気的に接続されている接続されている。

また、半導体装置１においては、ソース層２１、ベース層２０、および半導体領域１０ｎに、絶縁層１２を介してゲート電極３０（第３電極）が接している。フィールドプレート電極１５は、Ｙ方向においてゲート電極３０に並んでいる。すなわち、ゲート電極３０は絶縁層１２を介して、ベース層２０とフィールドプレート電極１５との間に設けられている。

絶縁層１２は、ゲート電極３０を取り囲む第１部分１２ｇと、半導体領域１０ｎとフィールドプレート電極１５との間に設けられた第２部分１２ｆと、を有している。第１部分１２ｇのうち、ベース層２０に接する部分についてはゲート絶縁膜１２ｇと呼称してもよい。第２部分１２ｆについては、フィールドプレート絶縁膜１２ｆと呼称してもよい。フィールドプレート絶縁膜１２ｆの膜厚は、ゲート絶縁膜１２ｇの膜厚よりも厚い。フィールドプレート電極１５と半導体領域１０ｎとの間の耐圧は、フィールドプレート絶縁膜１２ｆによって維持されている。

フィールドプレート電極１５および半導体領域１０ｐは、Ｘ方向に延在している。また、ソース層２１、ベース層２０、およびｐ^＋層２２は、Ｘ方向に延在している。

ドレイン層１１、半導体領域１０ｎ、１０ｐ、ベース層２０、ソース層２１、およびｐ^＋層２２の材料は、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）等である。ソース電極５１およびドレイン電極５０の材料は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）、タングステン（Ｗ）等の少なくともいずれかを含む金属である。ゲート電極３０およびフィールドプレート電極１５の材料は、不純物元素が導入された半導体（例えば、ホウ素添加ポリシリコン）、もしくは金属（例えば、タングステン）を含む。実施形態に係る「絶縁膜」および「絶縁層」は、二酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）等を含む。

また、実施形態では、ｎ^＋型、ｎ型を「第１導電型」と呼称し、ｐ型を「第２導電型」と呼称してもよい。また、ｎ^＋型、ｎ型の順で、不純物濃度が低くなっていることを意味する。

ここで、「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。

ｎ^＋型、ｎ型の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ型の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。

半導体装置１の製造過程を説明する。
図２（ａ）〜図７（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。

まず、図２（ａ）に表すように、ドレイン層１１の上に、半導体領域１０ｎをエピタキシャル成長させる。

次に、図２（ｂ）に表すように、ＲＩＥ（Reactive Ion Etching）によって、半導体領域１０ｎに半導体領域１０ｎの表面からドレイン層１１の側に延びるトレンチ１０ｔａを形成する。

次に、図２（ｃ）に表すように、トレンチ１０ｔａのなかに半導体領域１０ｐをエピタキシャル成長させる。これにより、ドレイン層１１の上側に、スーパージャンクション構造が形成する。この後、半導体領域１０ｎの上に設けられた余剰の半導体領域１０ｐをＣＭＰ（Chemical Mechaｎical Polishiｎg）によって取り除き、半導体領域１０ｎを表出させる（図示しない）。

次に、図３（ａ）に表すように、半導体領域１０ｐの上および半導体領域１０ｎの上に、半導体領域１０ｎを再度形成する。すなわち、半導体領域１０ｐが半導体領域１０ｎによって取り囲まれた構造が形成される。

次に、図３（ｂ）に表すように、半導体領域１０ｐの上の半導体領域１０ｎをエッチングする。例えば、ＲＩＥによって半導体領域１０ｎの表面から半導体領域１０ｐの側に延びるトレンチ１０ｔｂを形成する。

次に、図４（ａ）に表すように、ＣＶＤ法、熱酸化法等によって、トレンチ１０ｔｂの内側にフィールドプレート絶縁膜１２ｆを形成する。フィールドプレート絶縁膜１２ｆは、トレンチ１０ｔｂの側面および底に沿って形成されるほか、半導体領域１０ｎの表面にも形成される。

次に、図４（ｂ）に表すように、フィールドプレート絶縁膜１２ｆに異方性エッチング（例えば、ＲＩＥ）を施す。この異方性エッチングでは、トレンチ１０ｔｂの側面および半導体領域１０ｎの表面に形成されたフィールドプレート絶縁膜１２ｆを残しつつ、この残す部分以外のフィールドプレート絶縁膜１２ｆを除去する。これにより、トレンチ１０ｔｂの底から、半導体領域１０ｐの一部が露出する。

次に、図５（ａ）に表すように、フィールドプレート絶縁膜１２ｆの間に、フィールドプレート電極１５を形成する。フィールドプレート電極１５は、露出した半導体領域１０ｐに接続される。

次に、図５（ｂ）に表すように、エッチングによってフィールドプレート絶縁膜１２ｆの一部を除去する。例えば、フィールドプレート絶縁膜１２ｆのエッチバックを行って、フィールドプレート絶縁膜１２ｆの上端を降下させる。これにより、トレンチ１０ｔｃが形成される。

次に、図６（ａ）に表すように、ＣＶＤ法、熱酸化法等によって、トレンチ１０ｔｃの内側にゲート絶縁膜１２ｇを形成する。ゲート絶縁膜１２ｇは、トレンチ１０ｔｃの側面および底に沿って形成されるほか、半導体領域１０ｎの表面にも形成される。

次に、図６（ｂ）に表すように、ゲート絶縁膜１２ｇの間に、ゲート電極３０を形成する。ゲート電極３０には必要に応じてエッチバックが施され、その上端がフィールドプレート電極１５の上端よりも低くなるように調整される。

続いて、ゲート電極３０の上およびゲート絶縁膜１２ｇの上にゲート絶縁膜１２ｇを形成して、ゲート電極３０の上端をゲート絶縁膜１２ｇで再び覆う。続いて、フィールドプレート電極１５の上端が表出するまでエッチングを行う（図示しない）。これにより、第２構造部１０Ｂが形成される。

次に、図７（ａ）に表すように、半導体領域１０ｎの表面からｐ型不純物のイオン注入を行い、ベース層２０を形成する。続いて、図７（ｂ）に表すように、ｎ型不純物のイオン注入をベース層２０に選択的に行って、ソース層２１を形成する。さらに、ｐ型不純物のイオン注入を行い、ｐ^＋層２２を形成する。この後は、ソース層２１の上およびｐ^＋層２２の上の絶縁膜を取り除き、図１（ａ）に示すようにソース層２１およびｐ^＋層２２に接するソース電極５１を形成する。また、ドレイン側には、ドレイン電極５０を形成する。このような製造過程によって半導体装置１が形成される。

第１実施形態の効果を説明する前に、参考例に係る半導体装置を説明する。
図８（ａ）および図８（ｂ）は、参考例に係る半導体装置を表す模式的断面図である。

図８（ａ）に表す半導体装置に係る半導体装置１００は、半導体領域１０ｎと半導体領域１０ｐとが交互に配列されたスーパージャンクション構造を有している。半導体装置１００には、上述したフィールドプレート電極１５が設けられていない。つまり、半導体装置１００では、フィールドプレート構造がスーパージャンクション構造に置き換えられている。このため、半導体装置１００のスーパージャンクション構造の厚さ（Ｚ方向の厚さ）は、半導体装置１００のスーパージャンクション構造の厚さよりも厚くなっている。

このようなスーパージャンクション構造を形成する方法として、いわゆるマルチエピタキシャル方式がある。マルチエピタキシャル方式では、スーパージャンクション構造が複数回に分けて形成される。例えば、マルチエピタキシャル方式では、まず薄い半導体領域１０ｎをエピタキシャル成長させ、このエピタキシャル層にｐ型不純物を選択的にイオン注入する。そして、半導体領域１０ｎのエピタキシャル成長とｐ型不純物の注入とを複数回繰り返すことによって、所定の厚さのスーパージャンクション構造を形成する。しかし、この方法は、スーパージャンクション構造を複数回に分けて形成するため、製造工程が増えてしまう。このため、低コスト化が難しくなる。

一方、製造工程数を低減できる方法として、シングルエピタキシャル方式がある。シングルエピタキシャル方式では、例えば、参考例に係るスーパージャンクション相当の厚さの半導体領域１０ｎを予め準備した後、この半導体領域１０ｎにトレンチを形成し、このトレンチの中に半導体領域１０ｐを形成する方法である。このような方法によっても、半導体領域１０ｎと半導体領域１０ｐとが交互に並んだスーパージャンクション構造が得られる。

ところが、この方法では、半導体領域１０ｐを埋め込むトレンチのアスペクト比が必然的に高くなってしまう。半導体装置を高い生産性で形成するには、この深いトレンチの中に形成する半導体領域１０ｐの成長速度を高速にする必要がある。しかし、半導体領域１０ｐの成膜速度を高めると、半導体領域１０ｐの内部に空隙（ボイド）１００ｂが発生する場合がある（図８（ｂ））。これは、トレンチ開口の付近でのエピタキシャル成長速度がトレンチ内部でのエピタキシャル成長速度よりも速いためである。すなわち、トレンチ内部が半導体領域１０ｐによって埋め込まれる前にトレンチ開口が半導体領域１０ｐによって閉じられるからである。

空隙１００ｂが半導体領域１０ｐの内部に残存すると、例えば、ベース層２０等に余分な応力が印加される。これは、閾値変動をもたらし、オフ時におけるリーク電流発生の要因になる。これは、半導体装置の信頼性低下を招来する。

これに対して、第１実施形態では、半導体装置１００のスーパージャンクション構造よりも、より薄いスーパージャンクション構造が形成されている。従って、トレンチ１０ｔａのアスペクト比は参考例ほど高くならない。つまり、第１実施形態では、半導体領域１０ｐに空隙が発生し難い。このため、半導体装置１においてはオフ時にリーク電流が発生し難く、半導体装置１は高い信頼性を有する。

また、半導体装置１の動作の一例を説明する。
図９（ａ）および図９（ｂ）は、第１実施形態の半導体装置の動作の一例を説明する模式的断面図である。

半導体装置１の動作時には、ソース電極５１にグランド電位（または、負電位）が印加され、ドレイン電極５０に正電位（例えば、数１００Ｖ）が印加される。

半導体装置１のオン状態では、ゲート電極３０に閾値電位以上の電位が印加され、ゲート絶縁膜１２ｇに沿ったベース層２０に反転層が形成される。これにより、ソース電極５１から注入された電子がソース層２１、ベース層２０、半導体領域１０ｎ（ドリフト層）、およびドレイン層１１を経由してドレイン電極５０に流れる。

一方、オフ状態では、ゲート電極３０に閾値電位より小さい電位が印加され、ベース層２０に反転層が形成されない。このため、ソース・ドレイン間には電子電流が流れない。また、オフ状態では、半導体領域１０ｐと半導体領域１０ｎとの接合部１０ｐｎから半導体領域１０ｐと半導体領域１０ｎとのそれぞれの側に空乏層が伸びる。また、オフ状態では、フィールドプレート絶縁膜１２ｆと半導体領域１０ｎの接合部１０ｉｎから半導体領域１０ｎの側に空乏層が伸びる。

図９（ａ）にオフ状態での空乏層が伸びる様子を矢印で模式的に示す。
フィールドプレート構造およびスーパージャンクション構造を備えることによって、半導体装置１では、半導体領域１０ｎの全域にわたり空乏層が伸び易くなっている。例えば、半導体領域１０ｎでは、その両側の接合部１０ｐｎから伸びた空乏層が繋がるとともに、その両側の接合部１０ｉｎから伸びた空乏層が繋がる。一方、半導体領域１０ｐにおいても、その両側の接合部１０ｉｎから伸びた空乏層が繋がる。これにより、オフ状態で半導体装置１は高耐圧を維持する。

また、半導体装置１においては、半導体領域１０ｐの下端に電界が集中して半導体領域１０ｐの下端付近に正孔が発生する場合がある。このような場合、半導体装置１においては、例えば、半導体領域１０ｐの下端付近で発生した正孔ｈがｐ^＋層２２を経由してソース電極５１に効率よく排出される。さらに、正孔ｈは、半導体領域１０ｐおよびフィールドプレート電極１５を経由してもソース電極５１に効率よく排出される。

図９（ｂ）には、正孔ｈが半導体領域１０ｐに排出される様子が模式的に表されている。この半導体領域１０ｐにまで流れた正孔はフィールドプレート電極１５を経由してソース電極５１に効率よく排出される。これにより、半導体装置１は、高いアバランシェ耐量を有する。なお、フィールドプレート電極１５の材料としては、不純物がドープされたポリシリコンであってもよく、該ポリシリコンよりも抵抗率が低い金属（例えば、タンクステン）を用いてもよい。抵抗率が低い金属によってフィールドプレート電極１５を形成することで、より効率よく正孔をソース電極５１に排出することができる。

また、オフ状態での半導体領域１０ｎの空乏層が伸び易くなった結果、半導体装置１では、半導体領域１０ｎの不純物濃度を高めに設定できる。これにより、半導体装置１のオン抵抗は低くなる。

このように、第１実施形態に係る半導体装置１は、高信頼性、高耐圧性、および低オン抵抗特性を有している。

（第２実施形態）
図１０は、第２実施形態に係る半導体装置の模式的断面図である。

半導体装置２に含まれる構成要素は、半導体装置１に含まれる構成要素と同じである。半導体装置２でも半導体装置１と同様の効果が得られる。但し、半導体装置２においては、半導体領域１０ｐのＹ方向の幅がソース電極５１に近づくほど広くなっている。

第２実施形態では、半導体領域１０ｐを埋め込むためのトレンチ１０ｔａの幅をソース電極５１に近づくほど広く形成し、このトレンチ１０ｔａの中に半導体領域１０ｐを形成する。このようにトレンチ側面に傾斜を持たせればトレンチ１０ｔａ内への半導体領域１０ｐの埋め込みがより容易になる。すなわち、第２実施形態では、空隙１００ｂの発生がより確実に防止される。

また、半導体領域１０ｐ（または、半導体領域１０ｎ）のＹ方向の幅を調整することで、接合部１０ｐｎ付近の電界強度を制御することができる。例えば、図１０に示すように、トレンチ側面に傾斜を持たせることによって、スーパージャンクション構造部は、オフ時における電界強度が上部ほど高くなる。これにより、半導体装置の耐圧は、電界強度の低下箇所が形成されるほど低くなってしまうが、破壊耐量といった製品トータル性能として優れた特性を達成することが可能となる。

また、半導体領域１０ｎのＹ方向における幅を狭く設計することにより、スーパージャンクション構造部における電界強度のピークを深め（ドレイン電極側）に形成することが可能である。このことは、所望の製品特性を達成するために自由な電界設計が可能であることを示しており、前記傾斜角度と前記幅の調整により、半導体装置の耐圧、オン抵抗、アバランシェ破壊耐量といった性能を調整することができる。

（第３実施形態）
図１１は、第３実施形態に係る半導体装置の模式的断面図である。

実施形態において、半導体領域１０ｐのピッチとフィールドプレート電極１５のピッチとは同じでなくてもよい。例えば、図１１に表す半導体装置３においては、Ｙ方向における半導体領域１０ｐのピッチと、Ｙ方向におけるフィールドプレート電極１５のピッチと、が異なっている。例えば、Ｙ方向における半導体領域１０ｐのピッチは、Ｙ方向におけるフィールドプレート電極１５のピッチの倍になっている。

半導体装置３は、フィールドプレート電極１５に接続された半導体領域１０ｐと、フィールドプレート電極１５に接続されていない半導体領域１０ｐと、を有している。フィールドプレート電極１５に接続されていない半導体領域１０ｐの電位は、例えば、浮遊電位としてもよい。また、Ｘ方向の何処かで複数の半導体領域１０ｐ同士が電気的に接続された構造であってもよい。このような構造も実施形態に含まれる。

（第４実施形態）
図１２（ａ）は、第４実施形態の第１実施例に係る半導体装置の模式的斜視図であり、図１２（ｂ）は、第４実施形態の第２実施例に係る半導体装置の模式的斜視図である。

図１２（ａ）および図１２（ｂ）では、ソース電極５１の一部とドレイン電極５０とが表示されていない。

図１２（ａ）に表す半導体装置４Ａは、第１構造部１０Ａと、第１構造部１０Ａの上に設けられた第２構造部１０Ｂと、を有している。

第１構造部１０Ａにおいては、Ｙ方向において、半導体領域１０ｎと、半導体領域１０ｐと、が交互に配列されている。すなわち、第１構造部１０Ａは、スーパージャンクション構造を有している。フィールドプレート電極１５と半導体領域１０ｎとの間にはＰ^＋型の半導体層１３が設けられている。半導体装置４Ａでは、ｐ^＋型の半導体層１３を設けたことにより、フィールドプレート電極１５と半導体領域１０ｎとがｐｎ接合間のエネルギー障壁によって電気的にショートしない構造になっている。

第２構造部１０Ｂにおいては、半導体領域１０ｎと、フィールドプレート電極１５と、がＸ方向において交互に配列されている。フィールドプレート電極１５は、半導体領域１０ｎに絶縁層を介して接している。フィールドプレート電極１５は、Ｙ方向に延在している。また、フィールドプレート電極１５は、半導体領域１０ｐに接続されている。半導体装置４Ａにおいて、Ｙ方向における半導体領域１０ｐのピッチと、Ｘ方向におけるフィールドプレート電極１５のピッチと、は同じでもよく、異なってもよい。

半導体領域１０ｐとフィールドプレート電極１５とを同じピッチで同じ方向に配列する場合には、それぞれのピッチの狭小化が進むほど、半導体領域１０ｐの位置とフィールドプレート電極１５の位置とがずれる確率が高くなる。この場合、半導体領域１０ｐとフィールドプレート電極１５とが非接触になる可能性がある。

第４実施形態では、半導体領域１０ｐとフィールドプレート電極１５とを同じ方向に配列していない。また、半導体領域１０ｐとフィールドプレート電極１５とを同じピッチで配列する必要がない。

このような構造によれば、狭ピッチ化が進行しても半導体領域１０ｐとフィールドプレート電極１５との位置あわせが容易になる。また、半導体領域１０ｐとフィールドプレート電極１５とを同じピッチで同じ方向に配列しなくても、半導体領域１０ｐとフィールドプレート電極１５とが確実に接触する。これは、狭ピッチ化が進行しても、正孔ｈが半導体領域１０ｐおよびフィールドプレート電極１５を経由してもソース電極５１に効率よく排出されることを意味する。

また、半導体領域１０ｐについては、特定の一方向に延在させる必要はない。例えば、図１２（ｂ）に表す半導体装置４Ｂのように、Ｙ方向に延在させたフィールドプレート電極１５に半導体領域１０ｐを選択的に接続してもよい。このような構造も実施形態に含まれる。

（第５実施形態）
図１３は、第５実施形態に係る半導体装置の模式的断面図である。

図１３に表す半導体装置５においては、スーパージャンクション構造がマルチエピタキシャル方式で形成されている。半導体装置５においては、第１構造部１０Ａは領域１０Ａ−１、１０Ａ−２、１０Ａ−３を含んでいる。半導体領域１０ｐは、第１領域１０ｐａ、第２領域１０ｐｂ、および第３領域１０ｐｃを含む。

領域１０Ａ−１は、半導体領域１０ｎを準備した後、半導体領域１０ｎにｐ型不純物を選択的にイオン注入することにより形成される。すなわち、半導体領域１０ｎに半導体領域１０ｐａを形成する。続いて、領域１０Ａ−１の上に半導体領域１０ｎを形成する。

続いて、領域１０Ａ−２は、半導体領域１０ｎを準備した後、半導体領域１０ｐａ上の半導体領域１０ｎにｐ型不純物を選択的にイオン注入することにより形成される。すなわち、半導体領域１０ｎに半導体領域１０ｐｂを形成する。続いて、領域１０Ａ−２の上に半導体領域１０ｎを形成する。

続いて、領域１０Ａ−３は、半導体領域１０ｎを準備した後、半導体領域１０ｐｂ上の半導体領域１０ｎにｐ型不純物を選択的にイオン注入することにより形成される。すなわち、半導体領域１０ｎに半導体領域１０ｐｃを形成する。

半導体装置５でも、フィールドプレート電極１５は半導体領域１０ｐに接続され、半導体装置１と同じ作用効果を奏する。

また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、２、３、４Ａ、４Ｂ、５、１００ 半導体装置、 １０ 半導体層（第１半導体層）、 １０Ａ 第１構造部、 １０Ｂ 第２構造部、 １０ｎ 半導体領域（第１半導体領域）、 １０ｐ、１０ｐａ、１０ｐｂ、１０ｐｃ 半導体領域（第２半導体領域）、 １０ｔａ、１０ｔｂ、１０ｔｃ トレンチ、 １０ｉｎ、１０ｐｎ 接合部、 １１ ドレイン層、 １２ 絶縁層、 １２ｆ 第２部分（フィールドプレート絶縁膜）、 １２ｇ 第１部分（ゲート絶縁膜）、 １３ 半導体層、 １５ フィールドプレート電極（導電層）、 ２０ ベース層（第２半導体層）、 ２１ ソース層（第３半導体層）、 ２２ ｐ^＋層、 ３０ ゲート電極（第３電極）、 ５０ ドレイン電極（第１電極）、 ５１ ソース電極（第２電極）、 １００ｂ 空隙

Claims (6)

1. 第１電極と、
   前記第１電極の上側に設けられ、前記第１電極から前記第１半導体層に向かう第１方向に対して交差する第２方向において、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、が交互に配列された構造を有する第１半導体層と、
   前記第１半導体層内に絶縁層を介して設けられ、前記第２半導体領域に接続された導電層と、
   前記第１半導体領域の上に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の上に設けられた第１導電型の第３半導体層と、
   前記第３半導体層の上に設けられた第２電極と、
   前記絶縁層を介して前記導電層と前記第２半導体層との間に設けられた第３電極と、
   を備え、
   前記導電層および前記第２半導体領域は、前記第１方向および前記第２方向に交差する第３方向に延在している半導体装置。
2. 第１電極と、
   前記第１電極の上側に設けられ、前記第１電極から前記第１半導体層に向かう第１方向に対して交差する第２方向において、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、が交互に配列された構造を有する第１半導体層と、
   前記第１半導体層内に絶縁層を介して設けられ、前記第２半導体領域に接続された導電層と、
   前記第１半導体領域の上に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の上に設けられた第１導電型の第３半導体層と、
   前記第３半導体層の上に設けられた第２電極と、
   前記絶縁層を介して前記導電層と前記第２半導体層との間に設けられた第３電極と、
   を備えた半導体装置。
3. 前記第２方向において、前記第２半導体領域のピッチと、前記導電層のピッチと、が異なる請求項１または２に記載の半導体装置。
4. 前記導電層および前記第２半導体領域は、前記第１方向および前記第２方向に交差する第３方向に延在している請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記導電層は、前記第２方向に延在し、前記第１方向および前記第２方向に交差する第３方向に配列されている請求項１〜３のいずれか１つに記載の半導体装置。
6. 前記第２半導体領域は、前記導電層に選択的に接続されている請求項２に記載の半導体装置。

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