JP2011054885A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】トレンチ溝エピ埋め込み製法において良好に高耐圧を実現できるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及びその製造方法を提供すること。
【解決手段】n型半導体ピラー領域21とp型半導体ピラー領域22が交互に配置されるスーパージャンクション構造を有し、n型半導体ピラー領域21の幅を第1幅w1として一定にし、さらに、素子領域A及びリサーフ領域Cに接続されているp型半導体ピラー領域22は第2幅w2とし、リサーフ領域Cに接続されていない第1ピラー領域21bの幅を第2幅w2よりも狭い第3幅w3とする。
【選択図】図2
【解決手段】n型半導体ピラー領域21とp型半導体ピラー領域22が交互に配置されるスーパージャンクション構造を有し、n型半導体ピラー領域21の幅を第1幅w1として一定にし、さらに、素子領域A及びリサーフ領域Cに接続されているp型半導体ピラー領域22は第2幅w2とし、リサーフ領域Cに接続されていない第1ピラー領域21bの幅を第2幅w2よりも狭い第3幅w3とする。
【選択図】図2
Description
本発明は、半導体装置及び半導体装置の製造方法に関し、詳細には、スーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及び半導体装置の製造方法に関する。
近年、液晶テレビ、プラズマテレビ、有機ELテレビなどに代表されるように電子機器においてその薄型、軽量化への要求が強くなっている。それに伴い、電子機器に内蔵される電源機器への小型化、高性能化への要求も強くなっている。
そこで、電源機器に用いられるパワー半導体素子、特に縦型MOSFETにおいては、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善に注力されている。
縦型MOSFETのオン抵抗と耐圧は、その導電層であるn型半導体領域の不純物濃度に大きく依存する。オン抵抗を低くするためにはn型半導体領域の不純物濃度を高くすることが必要である。ところが、所望の耐圧を確保するには、n型半導体領域の不純物濃度をある値以上高くすることができない。
耐圧とオン抵抗にはトレードオフの関係がある。かかる関係を改善する一つの方法として耐圧の確保が必要な領域に、p型半導体領域とn型半導体領域を縞状、あるいは島状に配置したスーパージャンクション構造の縦型MOSFETが知られている。この縦型MOSFET(以下、「スーパージャンクション縦型MOSFET」という)では、オン状態では導電層のn型半導体領域が電流を流し、オフ状態ではp型半導体領域、n型半導体領域が完全に空乏化することで耐圧を確保することができる。
スーパージャンクション縦型MOSFETの製造方法の一つに、トレンチ溝エピ埋め込み製法がある。この製法では、まず、高濃度n型半導体基板にn型半導体をエピタキシャルプロセスで数十μm形成した後、このn型半導体にトレンチ溝を形成する。その後、このトレンチ溝内にp型半導体をエピタキシャル成長させてトレンチ溝を埋め戻す。これにより、p型半導体、n型半導体がそれぞれp型半導体ピラー領域及びn型半導体ピラー領域として隣り合うように交互に配列されたスーパージャンクション構造が形成される。
このトレンチ溝エピ埋め込み製法は、シンプルで工程数が少ないこと、高温長時間拡散が必要ないことなどから、p型半導体ピラー領域、n型半導体ピラー領域の幅やピッチを狭くすることができる。幅やピッチを狭くすることができるので、同時に不純物濃度を濃くすることもできる。その結果、高耐圧を確保したままオン抵抗の低減が可能になる。
しかしながら、このトレンチ溝エピ埋め込み製法では、n型半導体ピラー領域の不純物濃度やp型半導体ピラー領域の不純物濃度を、MOSFETが形成される素子領域とこの素子領域を囲む終端領域とでそれぞれ任意に変えて調整することが難しい。つまり、終端領域も、素子領域も同じ不純物濃度で高耐圧を実現しなくてはならない。そのため、終端領域においてp型半導体ピラー領域及びn型半導体ピラー領域の不純物濃度が濃い状態で空乏層を横方向に広げて高耐圧を実現しなくてはならない。
一方、トレンチ溝エピ埋め込み製法ではなく、マルチエピタキシャル製法であれば、終端領域の不純物濃度を任意に調整することが可能になる。従って、終端領域での高耐圧化が容易である。このマルチエピタキシャル製法は、まず、不純物濃度の薄いn型半導体を数μm形成し、その後レジストマスクとイオン注入でn型半導体、p型半導体のスーパージャンクション層を形成する工程を5〜10回ほど繰り返してスーパージャンクション縦型MOSFETを形成する。
このようにマルチエピタキシャル製法であれば、終端領域での高耐圧化が容易である。しかしながら、その工程はトレンチ溝エピ埋め込み製法のようにシンプルではなく、そのため安価に製造することが難しい。さらに、高温長時間の拡散工程が必要なため、スーパージャンクション層の高濃度化とシュリンクが難しい。
そこで、本発明は、トレンチ溝エピ埋め込み製法において良好に高耐圧を実現できるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
そこで、上記目的を達成するために、請求項1に記載の発明は、第1導電型の半導体基体と、前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第1の方向をそれぞれ長手方向とした第1導電型の第1ピラー領域と第2導電型の第2ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第1の方向と直交する第2の方向に沿って、交互に配置される領域を含む第1の半導体領域と、前記第2ピラー領域表面に、前記第1ピラー領域に接して形成された第2導電型の第2の半導体領域と、前記第2の半導体領域上の一部と前記第1ピラー領域上の一部に跨るように、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側部下方の前記第2の半導体領域上の一部に形成された第1導電型のソース領域である第3の半導体領域と、半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第2の半導体領域表面に形成された第2導電型のリサーフ領域と、を備え、前記素子領域から前記終端領域に亘って形成された前記第2ピラー領域の幅を第1幅とすると共に、前記素子領域に形成された各前記第1ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第1ピラー領域の幅を第2幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第1ピラー領域の幅を、前記第2幅より狭い幅とした半導体装置とした。
また、請求項2に記載の発明は、請求項1に記載の半導体装置において、前記終端領域に形成され、かつ前記リサーフ領域と接続されていない第2ピラー領域のうち、前記リサーフ領域と接続した第2ピラー領域に対し、前記第1ピラー領域を介して前記第1方向に連続する2以上の第2ピラー領域のそれぞれの表面に、当該第2ピラー領域の濃度よりも不純物濃度が高い第2導電型の半導体を形成することとした。
また、請求項3に記載の発明は、請求項2に記載の半導体装置において、前記第2導電型の半導体は、その直下に形成されている前記第2ピラー領域よりも幅を狭くすることとした。
また、請求項4に記載の発明は、請求項2又は3に記載の半導体装置において、前記第2導電型の半導体の前記第1方向における両端位置を、前記リサーフ領域の前記第1方向における両端位置に略一致させることとした。
また、請求項5に記載の発明は、請求項1〜4のいずれか1項に記載の半導体装置において、前記第2導電型の半導体が直下に形成された2以上の前記第2ピラー領域に対し、前記第1ピラー領域を介して前記第1方向に連続する1以上の第2ピラー領域の表面には前記第2導電型の半導体が形成されないこととした。
また、請求項6に記載の発明は、請求項1〜4のいずれか1項に記載の半導体装置において、前記終端領域における各前記第2ピラー領域を、前記素子領域の第1ピラー領域幅よりも幅が狭い第1導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第1方向における両端位置に略一致する第1領域と、当該第1領域の前記第2方向の両端にそれぞれ位置する第2領域を形成することとした。
また、請求項7に記載の発明は、請求項1〜6のいずれか1項に記載の半導体装置において、前記第1の半導体領域は、前記半導体基体の上面に形成された第1導電型の半導体層に複数のトレンチ溝を形成して当該トレンチ溝間に前記第1ピラー領が形成され、各前記トレンチ溝に第2導電型の半導体をエピタキシャル成長により埋め込んで前記第2ピラー領域が形成されることとした。
また、請求項8に記載の発明は、第1導電型の半導体基体上に、第1導電型の半導体層を形成する第1工程と、前記第1導電型の半導体に、前記半導体基体の上面に対して平行な第1の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第1の方向と直交する第2の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第1導電型の第1ピラー領域を複数形成する第2工程と、各前記トレンチ溝に第2導電型の半導体をエピタキシャル成長により埋め込んで第2導電型の第2ピラー領域を複数形成する第3工程と、前記第2ピラー領域表面に、前記第1ピラー領域に接して第2導電型の第2の半導体領域を形成する第4工程と、前記第2の半導体領域上の一部と前記第1ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第5工程と、前記ゲート電極側部下方の前記第2の半導体領域上の一部に第1導電型のソース領域である第3の半導体領域を形成する第6工程と、半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第2の半導体領域表面に第2導電型のリサーフ領域を形成する第7工程と、を有し、前記第2工程において、前記素子領域から前記終端領域に亘って形成された前記第2ピラー領域の幅を第1幅とすると共に、前記素子領域に形成された各前記第1ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第1ピラー領域の幅を第2幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第1ピラー領域の幅を、前記第2幅より狭い幅とする半導体装置の製造方法とした。
本発明によれば、トレンチ溝エピ埋め込み製法によるスーパージャンクション構造における半導体素子の終端領域において、半導体素子の動作がオフされた状態において、空乏層をより容易に素子周辺に伸ばし、電界集中の発生を抑制できる構造を提供することができる。その結果、終端領域において、チャージバランスがとれ、安定した高耐圧半導体素子を提供することができる。トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、n型半導体ピラー領域の不純物濃度を濃くすることが可能になり、更に低オン抵抗化することができる。さらに、製造方法がシンプルであるので安価に製造することが可能になる。
以下、本発明の実施形態に係るスーパージャンクション縦型MOSFETを有する半導体装置(以下、「半導体装置」という)を図面を参照して具体的に説明する。
<第1実施形態>
(半導体装置1Aの構成)
図1は、第1実施形態の半導体装置1Aの構成を説明するための図である。ここでは、図1(a)は半導体装置1Aの概略構成を模式的に示すXY平面図、図1(b)は図1(a)におけるA−A’線のYZ断面図である。いずれも模式図面であり、この図面の寸法に限定されるものではなく、このことは他の実施形態でも同様である。なお、図1(a)においては、後述するn型半導体ピラー領域21、p型半導体ピラー領域22、ゲート電極70、リサーフ領域Cの配置の説明を容易にするため、一部の構成は記載していない。
(半導体装置1Aの構成)
図1は、第1実施形態の半導体装置1Aの構成を説明するための図である。ここでは、図1(a)は半導体装置1Aの概略構成を模式的に示すXY平面図、図1(b)は図1(a)におけるA−A’線のYZ断面図である。いずれも模式図面であり、この図面の寸法に限定されるものではなく、このことは他の実施形態でも同様である。なお、図1(a)においては、後述するn型半導体ピラー領域21、p型半導体ピラー領域22、ゲート電極70、リサーフ領域Cの配置の説明を容易にするため、一部の構成は記載していない。
第1実施形態の半導体装置1Aは、比較的不純物濃度の高い第1導電型の半導体基板の一例であるn型高濃度基体10(n+型ドレイン層)を有している。このn型高濃度基体10としては、例えば、n型不純物として1×1018〜5×1019個/cm3のP(リン)、As(ヒ素)又はSb(アンチモン)を導入したSi(シリコン)等のn型半導体である。n型高濃度基体10の表面には、このn型高濃度基体10よりも不純物濃度が低いn型エピタキシャル層23を含む第1の半導体領域20が形成されている。この第1の半導体領域20としては、例えば、2×1015〜2×1016個/cm3のPを導入したSi等のn型半導体により形成されている。
第1の半導体領域20には、n型半導体領域21(以下、「n型半導体ピラー領域21」という)とp型半導体領域22(以下、「p型半導体ピラー領域22」という)とが交互に配置されたスーパージャンクション領域が形成される。n型半導体ピラー領域21はn型エピタキシャル層23のうちp型半導体ピラー領域22に挟まれた領域である。
n型半導体ピラー領域21とp型半導体ピラー領域22は、柱状に形成されており、n型高濃度基体10の上面に対して平行なX方向(第1の方向)をそれぞれ長手方向としている。また、n型半導体ピラー領域21とp型半導体ピラー領域22とは、n型高濃度基体10の上面に対して平行で且つX方向と直交するY方向(第2の方向)に沿って、交互に縞状(ストライプ状)に配置される。
このn型半導体ピラー領域21とp型半導体ピラー領域22は、n型エピタキシャル層23にY方向に間隔を空けてX方向を長手とする複数のトレンチ溝を形成し、例えばp型不純物としてB(ホウ素)を導入したSiをエピタキシャル成長させたp型半導体で各トレンチ溝を埋め込むことによって形成される。なお、詳しくは製造方法の項で後述することとする。
n型半導体ピラー領域21は、n型不純物として例えば不純物濃度が2×1015〜2×1016個/cm3のPを導入したSi等のn型半導体をエピタキシャル成長させて形成されている。また、p型半導体ピラー領域22は、p型不純物として例えば不純物濃度が2×1015〜2×1016個/cm3のBが導入されたSi等のp型半導体をエピタキシャル成長させて形成されている。n型半導体ピラー領域21の短手方向(Y方向)の幅は、例えば2μm〜5μmである。また、p型半導体ピラー領域22の短手方向(Y方向)の幅は、例えば2μm〜5μmであり、そのアスペクト比(長手方向/短手方向)は例えば10〜20である。
n型半導体ピラー領域21とp型半導体ピラー領域22は、MOSFETが形成される素子領域(素子活性領域)Aからこの素子領域Aを囲む終端領域Bにかけて形成されている。p型半導体ピラー領域22はp型ドリフト層として機能する。また、n型半導体ピラー領域21はn−型ドリフト層として機能する。
p型半導体ピラー領域22表面には、n型半導体ピラー領域21に接して形成されたp型半導体領域30が形成される。このp型半導体領域30は、p型不純物として例えば不純物濃度が1×1017〜4×1017個/cm3のBを導入したSi(p型半導体)により形成されている。
このp型半導体領域30表面の一部には、n型半導体からなるソース領域50が形成され、このp型半導体領域30表面に金属層からなるソース電極60が形成されている。ソース領域50は、n型不純物として例えば不純物濃度が1×1019個/cm3以上のPやAsを導入したSi等のn型半導体により形成されている。
また、このp型半導体領域30上の一部とn型半導体ピラー領域21上の一部に跨るように、ゲート絶縁膜65を介してゲート電極70が形成されている。上記ソース領域50は、このゲート電極70側部下方にあるp型半導体領域30表面の一部に形成される。
この半導体装置1Aは、n型高濃度基体10の下面側に形成されるドレイン電極(図示せず)が高電圧電極となり、n型高濃度基体10と反対側に形成されるソース電極60が低電圧電極となり、このソース電極60は通常グランド電位で使用される。
本実施の形態の半導体装置1Aでは、上述のように、n型半導体ピラー領域21及びp型半導体ピラー領域22によるスーパージャンクション領域が、素子領域Aだけでなく、その外周の終端領域Bにまで形成されている。なお、この終端領域Bの表面には層間絶縁膜29が形成されており、終端領域Bの周縁端部にはフィールドストッパ(図示せず)が形成される。
さらに、半導体装置1Aでは、この終端領域Bのスーパージャンクション領域上の一部に、素子領域Aの外周に隣接するように、p−型のリサーフ(RESURF:Reduced Surface Field)領域Cが形成されている。このリサーフ領域Cは、終端領域Bの一部であって素子領域Aを囲む領域にあるp型半導体領域30上に形成されるものである。このリサーフ領域Cは、p型不純物として例えば不純物濃度が1×1016〜3×1017個/cm3のBを導入したSi等のp型半導体により形成されている。
このリサーフ領域Cは、MOSFETの非導通時における空乏層を、終端領域Bの左右横方向(図1に示すY方向)に延ばす機能を有し、終端領域Bでの電界集中を緩和する。
このように、本実施形態に係る半導体装置1Aでは、n型半導体ピラー領域21及びp型半導体ピラー領域22によるスーパージャンクション領域が素子領域Aからリサーフ領域Cを含む終端領域Bにかけて形成されており、特に以下の構成に特徴を有する。ここでは、図1(b)の一部拡大図である図2を参照して説明する。
まず、各p型半導体ピラー領域22の幅、換言すればトレンチ溝の幅は、素子領域Aから終端領域Bにかけて、一定の第1幅w1とする。なお、この第1幅w1は厳密な意味での一定の幅である必要はなく、例えば、±5%程度の差があってもよい。
このように、p型半導体ピラー領域22の幅を一定にすることで、p型半導体をエピタキシャル成長させてトレンチ溝を埋め込むときに、Wafer面内均一に埋め込むことが可能になる。
一方、n型半導体ピラー領域21の幅は、リサーフ領域Cの内側と外側で異なる。すなわち、素子領域Aにある各n型半導体ピラー領域21aの幅を第2幅w2とし、同様に、終端領域Bのn型半導体ピラー領域21のうちリサーフ領域Cに接続された各n型半導体ピラー領域21aの幅を第2幅w2とする。
さらに、終端領域Bのn型半導体ピラー領域21のうちリサーフ領域Cに接続されていない各n型半導体ピラー領域21bの幅は、第2幅w2より狭い第3幅w3としている。なお、本実施形態の半導体装置1Aでは、各n型半導体ピラー領域21bの幅を、一定の第3幅w3としているが、第2幅w2より狭い幅であればよく、これに限られない。例えば、Y方向であって終端領域Bから遠ざかる方向に、第3幅w3と、第3幅w3よりも狭い幅とを交互に繰り返すようにしてもよい。また、Y方向であって終端領域Bから遠ざかる方向に、各n型半導体ピラー領域21bの幅を狭くしていくようにしてもよい。このことは他の実施形態でも同様である。
このように各n型半導体ピラー領域21bの幅は、第2幅w2より狭い幅にすることで、MOSFETがオフ状態、つまりソース電極がグランド電位で、ドレイン電極に電圧が印加されたときに、素子領域Aと終端領域Bのスーパージャンクション領域が空乏化される。そのため、リサーフ領域Cよりも外側に空乏層を容易に広げることが可能になる。
その結果、スーパージャンクション領域の電界が均一になり電界集中ポイントの発生を抑制でき、MOSFETの耐圧向上が可能となる。さらに、製造ばらつきに対して変動の少ないスーパージャンクション縦型MOSFETを供給することが可能になる。
(耐圧向上のメカニズム)
ここで、上記構成により、MOSFETがオフ状態のときの耐圧が向上するメカニズムを説明する。まず、p型半導体ピラー領域22の長手方向(X方向)及び深さ方向(Z方向)の現象について説明する。
ここで、上記構成により、MOSFETがオフ状態のときの耐圧が向上するメカニズムを説明する。まず、p型半導体ピラー領域22の長手方向(X方向)及び深さ方向(Z方向)の現象について説明する。
ドレイン電極に接続されたn型高濃度基体10に電圧を加えた場合、素子領域Aにおいてソース電極60と接続されているp型半導体ピラー領域22は空乏化する。このとき、空乏化する領域は、ソース電極60からの距離によってポテンシャルが変動する。
例えば、ソース電極60がグランド電位、ドレイン電極が600Vであるとすると、ソース電極60直下とその近傍は、ソース電極60の電位と同じグランド電位である。しかし、長手方向(X方向)あるいは、n型高濃度基体10の方向(Z方向)へは、ソース電極60からの距離に応じてポテンシャルが変動する。
一方、p型半導体ピラー領域22の短手方向(Y方向)では、次のような現象となる。
ドレイン電極に電圧を加えた場合、素子領域Aにおいて、ソース電極60に電気的に接続されたp型半導体ピラー領域22aは空乏化する。また、リサーフ領域Cに接続されたp型半導体ピラー領域22aも同様に、ドレイン電極に電圧を加えた場合、空乏化する。なお、上述のように、そのポテンシャルはソース電極60からドレイン電極へと空乏層の距離(長さ)に応じて変化する。
一方、リサーフ領域Cに電気的に接続されていないp型半導体ピラー領域22bは、空乏層が隣のp型半導体ピラー領域22bへ到達してはじめてポテンシャルが伝わる。つまり、空乏層がp型半導体ピラー領域22bへ達しない限り、ソース電極60からのポテンシャルを伝達できないことになる。
ここで、図3に、比較用の半導体装置について、YZ平面からみたポテンシャル分布を示す。この比較用の半導体装置は、終端領域Bにおいてリサーフ領域Cに接続されていないn型半導体ピラー領域21b’の幅を、素子領域Aのn型半導体ピラー領域21aの幅と同じ、第2幅w2とした半導体装置である。
同図に示すように、リサーフ領域Cを除く終端領域Bにおいて、空乏化していないp型半導体ピラー領域22b’が存在している。このp型半導体ピラー領域22b’はドレイン電極とほぼ同じ電位となる。
そこで、半導体装置1Aでは、終端領域Bのn型半導体ピラー領域21のうちリサーフ領域Cに接続されていない各n型半導体ピラー領域21bの幅を、素子領域A及び終端領域Bのリサーフ領域Cに接続されたn型半導体ピラー領域21aの幅よりも狭くする。これにより、p型半導体ピラー領域22bをより空乏化させ易くすることができる。
また、終端領域Bの一部のn型半導体ピラー領域21bの幅を狭くすることで、終端領域Bを効率的に小さくすることが可能となり、チップサイズを小さくすることも可能になる。
図4に、このように終端領域Bを構成した半導体装置1AのYZ平面からみたポテンシャル分布を示す。同図に示すように、MOSFETがオフ状態のときに空乏層をより容易にMOSFET周辺に伸ばすことができ、これにより電界の集中を抑制することができる。
また、図5に、本実施形態に係る半導体装置1Aと上述した比較用の半導体装置のそれぞれに対し、耐圧とリサーフ領域Cの不純物濃度との関係を示す。同図に示すように、本実施形態に係る半導体装置1Aでは、上述した比較用の半導体装置に比べ、耐圧を所定値以上に維持しつつリサーフ領域Cの不純物濃度を上げることができる。従って、半導体装置1Aでは、比較用の半導体装置に比べ、さらに低オン抵抗化を図ることができる。
(半導体装置1Aの製造方法)
次に、本実施形態に係る半導体装置1Aの製造方法について図面を参照して具体的に説明する。
次に、本実施形態に係る半導体装置1Aの製造方法について図面を参照して具体的に説明する。
まず、図6Aに示すように、比較的不純物濃度の高いn型高濃度基体10として例えばn型不純物として1×1019個/cm3以上のP、As又はSbを導入したSi等のn型半導体基体を用意する。そして、n型高濃度基体10上に、例えばn型不純物として2×1015〜2×1016個/cm3の不純物濃度のPを導入したSi等のn型半導体をエピタキシャル成長させて、厚みが40μm〜60μmのn型エピタキシャル層23を形成する。
次に、図6Bに示すように、p型半導体ピラー領域22を形成するための縞状パターンのレジストマスク(図示せず)を用いたエッチング法によりn型エピタキシャル層23に深さ35〜55μmのトレンチ溝25を形成する。このトレンチ溝25は、例えば、幅を2〜5μmとし、4〜12μmのピッチで複数形成される。なお、リサーフ領域C以外の終端領域Bでは、トレンチ溝25のピッチを素子領域A及びリサーフ領域Cとは異なるピッチとしている。これにより、上述のようにn型半導体ピラー領域21bを形成することができる。
なお、トレンチ溝25を形成する方法として、n型エピタキシャル層23に例えばシリコン酸化膜(SiO2)などのハードマスクを形成してドライエッチングプロセスで形成してもよいし、レジストマスクのまま、BOSCHプロセスを活用して形成しても良い。
次に、トレンチ溝25を形成したn型エピタキシャル層23表面のレジストマスクを除去して、図6Cに示すように、例えば、トレンチ溝25の内側にBが導入されたSi等をエピタキシャル成長させて、トレンチ溝25内にp型半導体26を形成する。このp型半導体26の不純物濃度は、例えば、2×1015〜2×1016個/cm3である。
次に、図6Dに示すように、CMP(Chemical Mechanical Polish)技術により、p型半導体26の表面を研磨して鏡面処理を行う。このとき、n型エピタキシャル層23表面の一部が露出する。これにより、n型半導体ピラー領域21とp型半導体ピラー領域22からなるスーパージャンクション構造が形成される。
次に、図6Eに示すように、n型半導体ピラー領域21上及びp型半導体ピラー領域22上に絶縁膜64を形成する。この絶縁膜64は、ゲート絶縁膜65としての機能を有し、例えばシリコン酸化膜(SiO2)により形成される。
次に、フォトリソグラフィ技術を用いて絶縁膜64上に選択的にレジストマスク(図示せず)を形成する。そして、このレジストマスクを用いたイオン注入によりBを導入し、図6Fに示すように、素子領域Aのp型半導体ピラー領域22上にp型半導体領域30を形成し、さらに、リサーフ領域Cを形成する。このp型半導体領域30は、不純物濃度が1×1017〜4×1017個/cm3のBが導入されたSi等のp型半導体により形成される。また、リサーフ領域Cは、不純物濃度が1×1016〜3×1017個/cm3のBが導入されたSi等のp型半導体から形成され、終端領域Bの一部であって素子領域Aを囲む領域のn型半導体ピラー領域21上及びp型半導体ピラー領域22上に形成される。
次に、絶縁膜64上に、例えばCVD(Chemical Vapor Deposition)法により、Cu(銅)からなる金属層を形成し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に金属層の一部を除去する。これにより、図6Gに示すように、p型半導体領域30上の一部とn型半導体ピラー領域21上の一部に跨るようにゲート電極70が形成される。
なお、本実施形態ではCuにより金属層を構成するようにしたが、これには限定されず、例えば、Al(アルミニウム)やTi(チタン)により、金属層を形成することもでき、これらの金属材料を積層した積層構造としてもよい。
次に、図6Hに示すように、p型半導体領域30表面の一部及びリサーフ領域C表面の一部に選択的にp型不純物としてBをイオン注入してp+型半導体領域28を形成する。さらに、p+型半導体領域28表面の一部及び終端領域Bの端部に選択的にn型不純物をイオン注入する。これにより、p型半導体領域30表面の一部にソース領域50が形成され、終端領域Bにおけるp型半導体ピラー領域22表面の一部、あるいは、n型半導体領域21b表面の端部にチャネルストップ55が形成される。なお、チャネルストップ55は他の工程により形成することもできる。
次に、図6Iに示すように、例えばCVD法によりゲート電極70を含む絶縁膜64上にSiO2からなる層間絶縁膜29を形成する。続いて、図6Jに示すように、フォトリソグラフィ技術及びエッチング技術を用いて、素子領域Aにおけるp型半導体領域30の上方の層間絶縁膜29及び絶縁膜64を選択的に除去する。これにより、ソース電極60用のコンタクトホール31が形成される。
次に、図6Kに示すように、例えばCVD法、及びエッチング技術を用いてコンタクトホール31を含む領域に、例えばCu、またはAl−Cu等のアルミニウム系合金からなる金属層により構成されたソース電極60を選択的に形成する。なお、このソース電極60もCuにより形成するようにしたが、上述したゲート電極70と同様に例えばAl(アルミニウム)やTi(チタン)により形成することができる。また、図示しないが、このとき、ゲート配線となる金属層も同時に形成する。
次に、図6Lに示すように、ソース電極60の一部を含む層間絶縁膜29上に例えばSiN(窒化シリコン)からなる保護膜37を選択的に形成する。そして、図6Mに示すように、n型高濃度基体10の下面を研磨し、このn型高濃度基体10の厚みを100μm〜200μmにする。その後、このn型高濃度基体10下面に例えばEB(Electron Beam;電子ビーム)蒸着法により金属膜33を形成する。なお、本実施形態では、上述したEB蒸着法により金属膜33を形成するようにしたが、これには限定されず、例えば、CVD法、スパッタ又はメッキ等の方法により金属膜33を形成することもできる。
金属膜33は、例えば、Ti層34、Ni(ニッケル)層35、及びAu(金)層36の3層構造の膜で形成することができる。この金属膜33はドレイン電極として機能する。このようにして、ソース電極、ドレイン電極、ゲート電極を備えたスーパージャンクション縦型MOSFETを備えた半導体装置1Aを形成することができる。
このように、半導体装置1Aは、トレンチ溝エピ埋め込み製法により形成することができ、従って、工程がシンプルとなり、安価に製造することができる。
以上のように、本実施形態に係る半導体装置1Aでは、素子領域Aから終端領域Bに亘って形成されたp型半導体ピラー領域22a,22bの幅を第1幅w1としている。また、素子領域Aに形成された各n型半導体ピラー領域21aの幅及び終端領域Bのリサーフ領域Cに接続されている各n型半導体ピラー領域21aの幅を第2幅w2としている。
さらに、終端領域Bに形成され、かつリサーフ領域Cに接続されていないn型半導体ピラー領域21bは、第2幅w2より狭い第3幅w3としている。
かかる構成により、スーパージャンクション縦型MOSFETの終端領域において、MOSFETがオフ状態のときに空乏層をより容易に素子周辺に伸ばすことができ、電界集中の発生を抑制できる。
その結果、終端領域Bにおいて、チャージバランスがとれ、電界分布がドレイン電極、ソース電極面と平行に分布しやすくなる。従って、安定した高耐圧スーパージャンクション縦型MOSFETを供給することができる。
また、トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、n型半導体ピラー領域21の不純物濃度を濃くすることが可能になり、さらに低オン抵抗化することができる。しかも、製造工程がシンプルであるので安価に製造することが可能になる。
また、終端領域Bの一部のn型半導体ピラー領域21bの幅を狭くすることで、終端領域Bを効率的に小さくすることが可能となり、チップサイズを小さくすることも可能になる。
<第2実施形態>
次に、第2実施形態に係る半導体装置1Bを説明する。図7は第2実施形態に係る半導体装置1Bを説明するための図である。
次に、第2実施形態に係る半導体装置1Bを説明する。図7は第2実施形態に係る半導体装置1Bを説明するための図である。
この半導体装置1Bでは、p型半導体ピラー領域22の幅、換言すればトレンチ溝25の幅は、第1実施形態に係る半導体装置1Aと同様に、第1幅w1であり、素子領域A及び終端領域Bにおいて一定である。このように、p型半導体ピラー領域22の幅を一定にすることで、p型半導体のエピタキシャル成長によりトレンチ溝25を埋め込むときに、Wafer面内均一に埋め込むことが可能になる。
一方、n型半導体ピラー領域21の幅は、リサーフ領域Cの内側と外側で異なる。すなわち、素子領域Aにある各n型半導体ピラー領域21aの幅を第2幅w2とし、同様に、終端領域Bのn型半導体ピラー領域21のうちリサーフ領域Cに接続された各n型半導体ピラー領域21aの幅を第2幅w2とする。一方で、終端領域Bのn型半導体ピラー領域21のうちリサーフ領域Cに接続されていない各n型半導体ピラー領域21の幅は、第2幅w2より狭い第3幅w3としている。
そして、終端領域Bのp型半導体ピラー領域22のうちリサーフ領域Cに接続されていないp型半導体ピラー22bの表面には、素子領域Aのp型半導体領域30と同じ濃度のp+型半導体51を形成している。
このp+型半導体51は、電位保持領域として機能し、ドレイン電極に電圧が印加されたとき、p型半導体ピラー22bは、空乏化するが、電位保持領域のある表面はp型半導体濃度が濃いために空乏化しない。従って、空乏化しない表面は電位を保持したままMOSFETの外側(リサーフ領域CからY方向に遠ざかる方向)へ電位を伝えることになる。つまり、空乏化する領域をよりMOSFETの外側へ広げることが可能になり、これにより、耐圧向上が可能になる。
このように半導体装置1Bを構成することにより、MOSFETがオフ状態のときに、リサーフ領域Cよりも外側に空乏層を広げることが可能になる。その結果、スーパージャンクション領域の電界が均一になり電界集中ポイントの発生を抑制でき、MOSFETの耐圧向上が可能となる。さらに、製造ばらつきに対して変動の少ないスーパージャンクション縦型MOSFETを供給することが可能になる。
また、上述の半導体装置1Bでは、p型半導体ピラー領域22bの幅w1と略同一幅で、p+型半導体51を設けることとしたが、これに限られない。例えば、図8に示す半導体装置1B’のように、p型半導体ピラー領域22bの幅w1よりも狭い幅で、かつp型半導体ピラー領域22bの幅方向(Y方向)中央部に、素子領域Aのp型半導体領域30と同じ濃度のp+型半導体51’を設けるようにしてもよい。この半導体装置1B’では、半導体装置1Bよりも電位をMOSFETの外側に伝えにくくなるが、最適な幅を選ぶことで、より安定した高耐圧MOSFETを供給することが可能になる。
<第3実施形態>
次に、第3実施形態に係る半導体装置1Cを説明する。図9は第3実施形態に係る半導体装置1Cを説明するための図である。
次に、第3実施形態に係る半導体装置1Cを説明する。図9は第3実施形態に係る半導体装置1Cを説明するための図である。
上述の第2実施形態に係る半導体装置1Bでは、p+型半導体51の長手方向(X方向)の長さを、p型半導体ピラー領域22の長手方向(X方向)の長さと同じにした。一方、第3実施形態に係る半導体装置1Cでは、p型半導体ピラー領域22bに形成するp+型半導体52の長手方向の長さを、リサーフ領域Cの長さと等しくしている。すなわち、p+型半導体52のX方向における両端位置を、リサーフ領域CのX方向における両端位置に略一致させるようにしている。
第2実施形態に係る半導体装置1Bにおいては、電位保持領域であるp+型半導体52は空乏化しないため、MOSFETのエッジで電界強度が強くなる領域が発生する可能性があり、耐圧低下を招く要因の一つとなる。一方、第3実施形態に係る半導体装置1Cでは、p型半導体ピラー領域22bの両端にp+型半導体52が存在しない領域を設けているので、かかる領域が空乏化する。そのため、MOSFETのエッジでの電界強度の強くなってしまうのを抑制することができる。よって、より安定した高耐圧MOSFETを供給することが可能になる。
かかる構成は、第2実施形態に係る半導体装置1B’の構成に対しても、図10に示すように適用可能である。
すなわち、図10に示す半導体装置1C’のように、p型半導体ピラー領域22bの幅w1よりも狭い幅で、かつp型半導体ピラー領域22bの幅方向(Y方向)中央部に、素子領域Aのp型半導体領域30と同じ濃度のp+型半導体52’を設けるようにしてもよい。このようにすることで、MOSFETのエッジでの電界強度の強くなってしまうのを抑制することができ、より安定した高耐圧MOSFETを供給することが可能になる。
また、電位保持領域(p+型半導体51,51’,52,52’)を、p型半導体ピラー領域22bの全てに設けるのではなく、一部のp型半導体ピラー領域22bに設けるようにしてもよい。すなわち、電位保持領域が形成された2以上のp型半導体ピラー領域22bに対し、n型半導体ピラー領域21bを介して、X方向に連続する1以上の第2ピラー領域22bの表面には電位保持領域を形成しないようにしてもよい。例えば、図11に示す半導体装置1C”のように、一番外側、すなわち素子領域Aから一番遠いp型半導体ピラー領域22bには電位保持領域を設けないようにすることもできる。p型半導体ピラー領域22bに電位保持領域が存在することで電位をより外側へ伝えやすくなるが、一番外側には電位保持領域を設けないようにすることで、MOSDFETのエッジで電界強度が強くなるのを抑制することができる。そのため、電界分布をより均一にすることが可能になり、MOSFETにおいて高耐圧化を実現できる。
<第4実施形態>
次に、第4実施形態に係る半導体装置1Dを説明する。図12は第4実施形態に係る半導体装置1Dを説明するための図である。
次に、第4実施形態に係る半導体装置1Dを説明する。図12は第4実施形態に係る半導体装置1Dを説明するための図である。
第4実施形態に係る半導体装置1Dでは、図12に示すように、終端領域Bにおける各p型半導体ピラー領域22bをn型半導体53により分断して、両端位置がリサーフ領域CのX方向における両端位置に略一致する第1領域22b1と、当該第1領域22b1のY方向の両端側にそれぞれ位置する第2領域22b2を形成している。このようにすることで、第1領域22b1の両端がn型半導体53になり、かかる領域が空乏化する。さらに分断に用いるn型半導体53の幅を素子領域Aのn型半導体ピラー領域21aよりも幅が狭くすることで、電位をよりMOSFETの外側へ伝えやすくなる。
さらに、図13に示す半導体装置1D’のように、上記半導体装置1Dの構成に加え、第1領域22b1と第2領域22b2とに分断したp型半導体ピラー領域22b表面に電位保持領域としてp+型半導体54を設けるようにしてもよい。このp+型半導体54はp型半導体領域30と同程度の不純物濃度である。このときp+型半導体54の幅は、p型半導体ピラー領域22bの幅より狭くする。このようにすることで、MOSFETのエッジでの電界強度の強くなってしまうのをより抑制することができる。よって、より安定した高耐圧MOSFETを供給することが可能になる。なお、図14に示す半導体装置1D”に示すように、p+型半導体54は、リサーフ領域Cを囲む一部の第1領域22b1及び第2領域22b2に形成することもできる。
以上のように、本実施形態に係る半導体装置では、終端領域に形成され、かつリサーフ領域が表面に形成されていないn型半導体ピラー領域の幅を素子領域のn型半導体ピラー領域の幅より狭い幅としている。
かかる構成により、スーパージャンクション縦型MOSFETの終端領域において、MOSFETがオフ状態のときに空乏層をより容易に素子周辺に伸ばすことができ、電界集中の発生を抑制できる。その結果、終端領域Bにおいて、チャージバランスがとれ、電界分布がドレイン電極、ソース電極面と平行に分布しやすくなる。従って、安定した高耐圧スーパージャンクション縦型MOSFETを供給することができる。また、トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、n型半導体ピラー領域の不純物濃度を濃くすることが可能になり、さらに低オン抵抗化することができる。しかも、製造工程がシンプルであるので安価に製造することが可能になる。
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
なお、上記構成はスーパージャンクション構造をもつ縦型動作デバイスであれば適用可能であり、MOSFETのみならず、SBT、IGBTなど個別素子に限定されず適用可能である。また、シリコンカーバイドの材料を用いたデバイスにも適用可能である。
1A,1B,1C,1C’,1D,1E,1E’ 半導体装置
10 n型高濃度基体(第1導電型の半導体基板)
21 n型半導体ピラー領域(第1ピラー領域)
22 p型半導体ピラー領域(第2ピラー領域)
23 n型エピタキシャル層(第1導電型の半導体層)
25 トレンチ溝
30 p型半導体領域(第2の半導体領域)
50 ソース領域
55 チャネルストップ
60 ソース電極
65 ゲート絶縁膜
70 ゲート電極
51,51’,52,52’ p+型半導体
10 n型高濃度基体(第1導電型の半導体基板)
21 n型半導体ピラー領域(第1ピラー領域)
22 p型半導体ピラー領域(第2ピラー領域)
23 n型エピタキシャル層(第1導電型の半導体層)
25 トレンチ溝
30 p型半導体領域(第2の半導体領域)
50 ソース領域
55 チャネルストップ
60 ソース電極
65 ゲート絶縁膜
70 ゲート電極
51,51’,52,52’ p+型半導体
Claims (8)
- 第1導電型の半導体基体と、
前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第1の方向をそれぞれ長手方向とした第1導電型の第1ピラー領域と第2導電型の第2ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第1の方向と直交する第2の方向に沿って、交互に配置される領域を含む第1の半導体領域と、
前記第2ピラー領域表面に、前記第1ピラー領域に接して形成された第2導電型の第2の半導体領域と、
前記第2の半導体領域上の一部と前記第1ピラー領域上の一部に跨るように、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側部下方の前記第2の半導体領域上の一部に形成された第1導電型のソース領域である第3の半導体領域と、
半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第2の半導体領域表面に形成された第2導電型のリサーフ領域と、を備え、
前記素子領域から前記終端領域に亘って形成された前記第2ピラー領域の幅を第1幅とすると共に、前記素子領域に形成された各前記第1ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第1ピラー領域の幅を第2幅とする一方、
前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第1ピラー領域の幅を、前記第2幅より狭い幅とした半導体装置。 - 前記終端領域に形成され、かつ前記リサーフ領域と接続されていない第2ピラー領域のうち、前記リサーフ領域と接続した第2ピラー領域に対し、前記第1ピラー領域を介して前記第1方向に連続する2以上の第2ピラー領域のそれぞれの表面に、当該第2ピラー領域の濃度よりも不純物濃度が高い第2導電型の半導体を形成する請求項1に記載の半導体装置。
- 前記第2導電型の半導体は、その直下に形成されている前記第2ピラー領域よりも幅を狭くした請求項2に記載の半導体装置。
- 前記第2導電型の半導体の前記第1方向における両端位置を、前記リサーフ領域の前記第1方向における両端位置に略一致させる請求項2又は3に記載の半導体装置。
- 前記第2導電型の半導体が直下に形成された2以上の前記第2ピラー領域に対し、前記第1ピラー領域を介して前記第1方向に連続する1以上の第2ピラー領域の表面には前記第2導電型の半導体が形成されていない請求項1〜4のいずれか1項に記載の半導体装置。
- 前記終端領域における各前記第2ピラー領域を、前記素子領域の第1ピラー領域幅よりも幅が狭い第1導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第1方向における両端位置に略一致する第1領域と、当該第1領域の前記第2方向の両端にそれぞれ位置する第2領域を形成した請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第1の半導体領域は、前記半導体基体の上面に形成された第1導電型の半導体層に複数のトレンチ溝を形成して当該トレンチ溝間に前記第1ピラー領が形成され、各前記トレンチ溝に第2導電型の半導体をエピタキシャル成長により埋め込んで前記第2ピラー領域が形成されている請求項1〜6のいずれか1項に記載の半導体装置。
- 第1導電型の半導体基体上に、第1導電型の半導体層を形成する第1工程と、
前記第1導電型の半導体に、前記半導体基体の上面に対して平行な第1の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第1の方向と直交する第2の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第1導電型の第1ピラー領域を複数形成する第2工程と、
各前記トレンチ溝に第2導電型の半導体をエピタキシャル成長により埋め込んで第2導電型の第2ピラー領域を複数形成する第3工程と、
前記第2ピラー領域表面に、前記第1ピラー領域に接して第2導電型の第2の半導体領域を形成する第4工程と、
前記第2の半導体領域上の一部と前記第1ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第5工程と、
前記ゲート電極側部下方の前記第2の半導体領域上の一部に第1導電型のソース領域である第3の半導体領域を形成する第6工程と、
半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第2の半導体領域表面に第2導電型のリサーフ領域を形成する第7工程と、を有し、
前記第2工程において、前記素子領域から前記終端領域に亘って形成された前記第2ピラー領域の幅を第1幅とすると共に、前記素子領域に形成された各前記第1ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第1ピラー領域の幅を第2幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第1ピラー領域の幅を、前記第2幅より狭い幅とする半導体装置の製造方法。
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