JP2009295749A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、第１導電型の第２の半導体層２と第２導電型の第３の半導体層３との周期的配列構造と、この周期的配列構造の上に設けられた第２導電型の第４の半導体層４と、第４の半導体層４の表層部に選択的に設けられた第１導電型の第５の半導体層５と、第５の半導体層５の表面から第４の半導体層４を貫通して周期的配列構造に至るトレンチ３２内に設けられたトレンチゲート構造とを備え、周期的配列構造はストライプ状に形成され、周期的配列構造における底面の結晶方位は実質的に＜１００＞、側面の結晶方位は実質的に＜１１０＞であり、トレンチゲート構造の側面の結晶方位が実質的に＜１００＞となるようにトレンチゲート構造の延在方向が周期的配列構造の延在方向に対して傾いている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極との間を結ぶ縦方向に主電流経路が形成される縦型の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御等に広く用いられている。これら用途における小型化、高効率化、低消費電力化を達成するためには、オン状態での抵抗を低減する必要がある。

縦型半導体装置のオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物濃度は、ベース領域とドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有る。

この問題を解決する一つの構造として、ドリフト層に、いわゆるスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層との周期的配列構造を設けたものが知られている。

スーパージャンクション構造において、ドリフト層であるｎ型ピラー層の不純物濃度を高くすればオン抵抗を低くできる。しかしｎ型ピラー層の不純物濃度を高めるとオフ時に空乏化しにくくなり耐圧が低下する。これに対しては、ｎ型ピラー層とｐ型ピラー層との繰り返しピッチ（配列周期）を狭めて、ピラー層の幅に対する相対的な空乏層を大きくすることが有効である。

スーパージャンクション構造におけるピッチの微細化に伴って、ＭＯＳ部分も微細化しないとＭＯＳ部分の抵抗増大をまねく。ＭＯＳ部分の微細化に有効なデザインとしてトレンチゲート構造が知られている（例えば特許文献１）。しかし、トレンチゲート構造の場合、ピラー層にかかる高電界によって、特にトレンチゲート底部に電界が集中しやすく、信頼性が低下する問題が懸念される。
特開２００４−４７９６７号公報

本発明は、信頼性に優れた半導体装置及びその製造方法を提供する。

本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、前記第２の半導体層に接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層とともに周期的配列構造を形成する第２導電型の第３の半導体層と、前記周期的配列構造の上に設けられた第２導電型の第４の半導体層と、前記第４の半導体層の表層部に選択的に設けられた第１導電型の第５の半導体層と、前記第５の半導体層の表面から前記第４の半導体層を貫通して前記周期的配列構造に至るトレンチ内に設けられたトレンチゲート構造と、を備え、前記周期的配列構造はストライプ状に形成され、前記周期的配列構造における底面の結晶方位は実質的に＜１００＞、側面の結晶方位は実質的に＜１１０＞であり、前記トレンチゲート構造の側面の結晶方位が実質的に＜１００＞となるように、前記トレンチゲート構造の延在方向が前記周期的配列構造の延在方向に対して傾いていることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、第１導電型の第１の半導体層の主面上に、第１導電型の第２の半導体層と、前記第２の半導体層に接する第２導電型の第３の半導体層とのストライプ状の周期的配列構造を形成する工程と、前記周期的配列構造の上に、第２導電型の第４の半導体層を形成する工程と、前記第４の半導体層の表層部に、第１導電型の第５の半導体層を選択的に形成する工程と、前記第５の半導体層の表面から前記第４の半導体層を貫通して前記周期的配列構造に至るトレンチ内に、トレンチゲート構造を形成する工程と、を備え、前記周期的配列構造を、その側面の結晶方位が実質的に＜１１０＞となるように、結晶方位が実質的に＜１００＞である前記第１の半導体層の前記主面上に形成し、前記トレンチゲート構造を、その側面の結晶方位が実質的に＜１００＞となるように、前記周期的配列構造の延在方向に対して傾いた方向に延在させて形成することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、信頼性に優れた半導体装置及びその製造方法が提供される。

以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実現可能である。また、以下の実施形態では、半導体材料としてシリコンを用いた例を示すが、シリコン以外の他の半導体材料も使用可能である。

図１は、本発明の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図である。

本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極と第２の主電極とを結ぶ縦方向に主電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その主電流経路が形成されるセル部と、このセル部を囲むようにセル部の外側に形成された終端部とを有するが、図１にはセル部の一部を示す。

第１の半導体層として、ｎ^＋型のドレイン層（もしくはｎ^＋型基板）１が設けられている。そのドレイン層１の主面上には、第２の半導体層としてのｎ型ピラー層２と、第３の半導体層としてのｐ型ピラー層３とが設けられている。

多数のｎ型ピラー層２とｐ型ピラー層３とが、オン時に主電流経路が形成される縦方向に対して略垂直な横方向（ドレイン層１の主面に対して略平行な方向）に互いに接し（ｐｎ接合し）、且つ交互に周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。これらｎ型ピラー層２とｐ型ピラー層３との周期的配列構造の平面パターンはストライプ状である。

この周期的配列構造の上には第４の半導体層としてｐ型のベース層４が設けられ、このベース層４の表層部には、第５の半導体層としてｎ^＋型のソース層５が選択的に設けられている。また、ベース層４の表層部には、ベース層４よりも不純物濃度が高いｐ^＋型のコンタクト領域６も選択的に設けられている。

ソース層５及びコンタクト領域６の表面上には、図示しないが第１の主電極としてのソース電極が設けられ、そのソース電極はソース層５及びコンタクト領域６の表面とオーミック接触している。したがって、ソース層５はソース電極と電気的に接続され、ベース層４はコンタクト領域６を介してソース電位とされる。

ドレイン層１の裏面には、図示しない第２の主電極としてのドレイン電極が設けられ、そのドレイン電極とドレイン層１とはオーミック接触している。

ｎ型ピラー層２とｐ型ピラー層３との周期的配列構造（スーパージャンクション構造）の上には、トレンチゲート構造が設けられている。具体的には、ソース層５の表面からベース層４を貫通してスーパージャンクション構造に至るトレンチ３２内に、絶縁膜８を介してゲート電極７が埋め込まれて、トレンチゲート構造が構成される。

ゲート電極７とトレンチ３２底部との間およびゲート電極７とトレンチ３２側壁との間には、例えばシリコン酸化膜等の絶縁膜８が設けられている。ゲート電極７の上には層間絶縁膜（例えばシリコン酸化膜）９が設けられている。ゲート電極７は、図示しないゲート配線を介してゲート電極パッドに接続されている。

ドレイン層（基板）１の主面の結晶方位は実質的に＜１００＞であり、この主面上にｎ型ピラー層２とｐ型ピラー層３とのスーパージャンクション構造が形成される。したがって、ｎ型ピラー層２及びｐ型ピラー層３の底面の結晶方位は実質的に＜１００＞である。

ｎ型ピラー層２とｐ型ピラー層３とのスーパージャンクション構造はストライプ状の平面パターンで形成され、そのストライプ延在方向（長手方向）に対して平行な側面の結晶方位は実質的に＜１１０＞となっている。

図２は、ゲート電極７と、スーパージャンクション構造（ｎ型ピラー層２とｐ型ピラー層３との周期的配列構造）との平面パターンを示す模式図である。

図２に示すように、複数本のゲート電極７がストライプ状に形成されているが、ゲート電極７の延在方向（長手方向）は、ｎ型ピラー層２及びｐ型ピラー層３の延在方向に対して平行でも直交でもなく、傾いている。すなわち、ゲート電極７は、ｎ型ピラー層２とｐ型ピラー層３との並列方向（周期方向）を横切っている。

図１に示す構造を形成するプロセスはウェーハ状態で進められ、ウェーハプロセスの後多数のチップに分割され、パッケージング工程等を経て個々の半導体装置が得られる。

そのウェーハＷを図３に模式的に示す。ウェーハＷは、ドレイン層（もしくは基板）１に対応するものであり、その主面の結晶方位は実質的に＜１００＞、オリエンテーションフラットＯＦの結晶方位は実質的に＜１１０＞となっている。ｎ型ピラー層２とｐ型ピラー層３とのスーパージャンクション構造は、その延在方向ａがオリエンテーションフラットに対して略垂直となるように前記主面上に形成される。これにより、スーパージャンクション構造における底面の結晶方位は実質的に＜１００＞、延在方向ａに対して平行な側面の結晶方位は実質的に＜１１０＞となる。

ゲート電極７の延在方向（長手方向）を図３においてｂで示す。ゲート電極７における延在方向ｂに対して平行な側面の結晶方位が実質的に＜１００＞となるように、スーパージャンクション構造の延在方向ａとゲート電極７の延在方向ｂとの平面視での角度θが設定される。

結晶方位が実質的に＜１００＞のウェーハ主面上に、底面の結晶方位が実質的に＜１００＞、長手方向側面の結晶方位が実質的に＜１１０＞となるようにストライプ状のスーパージャンクション構造を形成した場合、上記角度θを４０〜６０°、より具体的には約４５°にすることで、ゲート電極７の長手方向側面の結晶方位を実質的に＜１００＞にすることができる。

ソース層５及びコンタクト領域６は、ゲート電極７の延在方向に対して略平行に延在するストライプ状に形成されている。したがって、ソース層５及びコンタクト領域６の延在方向も、ｎ型ピラー層２及びｐ型ピラー層３の延在方向に対して傾いている。

以上説明したように構成される半導体装置において、ゲート電極７に所定のゲート電圧が印加されると、ベース層４におけるゲート電極７に対向している部分に反転層（チャネル）が形成され、ソース層５、反転層、ｎ型ピラー層２およびドレイン層１を介して、ソース電極とドレイン電極との間が導通し、オン状態となる。

また、本実施形態に係る半導体装置は、ｎ型ピラー層２とｐ型ピラー層３とのスーパージャンクション構造を有し、オン時に電流経路となるｎ型ピラー層２の不純物濃度を比較的高めにしても、オフ時にドレイン電極に高電圧が印加されると、ｎ型ピラー層２とｐ型ピラー層３とのｐｎ接合部から空乏層が伸び、オン抵抗の低減を図りつつ高耐圧を得ることができる。

次に、図４〜６を参照して、本実施形態に係る半導体装置の製造方法の一例について説明する。

まず、図４（ａ）に示すように、ドリフト層として機能するｎ^＋型基板１の主面上に、ｎ型半導体層２２をエピタキシャル成長させる。基板１の主面の結晶方位は実質的に＜１００＞である。次に、ｎ型半導体層２２の表面上に図示しないマスクをストライプ状に形成した後、ｎ型半導体層２２を例えばＲＩＥ（Reactive Ion Etching）法でエッチングし、図４（ｂ）に示すように複数のトレンチ３１を形成する。

次に、トレンチ３１内にｐ型ピラー層３をエピタキシャル成長させた後、例えばＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化する。これにより、図５（ａ）に示すように、ｎ型ピラー層２とｐ型ピラー層３とのスーパージャンクション構造が得られる。トレンチ３１の形成時に、トレンチ３１の延在方向（長手方向）に対して平行な内壁面の結晶方位が実質的に＜１１０＞となるようにトレンチ３１の延在方向を設定することで、ｎ型ピラー層２及びｐ型ピラー層３におけるストライプ状の延在方向に対して平行な側面の結晶方位が、実質的に＜１１０＞となる。

次に、例えばイオン注入法により、スーパージャンクション構造の表層部にｐ型不純物を注入し、その後熱処理を行って、注入された不純物を拡散させ、図５（ｂ）に示すように、スーパージャンクション構造の上にｐ型のベース層４が形成される。さらに、続いてベース層４の表層部にｎ型不純物の注入および熱処理を行い、ベース層４の表層部にｎ^＋型のソース層５を形成する。

次に、図６（ａ）に示すコンタクト領域６を形成する。コンタクト領域６はトレンチコンタクト構造を有し、まずソース層５にベース層４に達するトレンチが選択的に形成された後、そのトレンチ内にｐ^＋型のコンタクト領域６が形成される。

次に、図６（ｂ）に示すように、ソース層５の表面からベース層４を貫通してスーパージャンクション構造に達するトレンチ３２を複数本形成する。その後、トレンチの底面及び側壁面に例えば熱酸化法により図１に示す絶縁膜８を形成してからトレンチ内部にゲート電極（例えば多結晶シリコン）７を埋め込み、さらにゲート電極７の上には層間絶縁膜９が設けられ、トレンチゲート構造が得られる。

複数本のトレンチ３２及びゲート電極７は互いに平行に延在し、前述したようにその延在方向はスーパージャンクション構造の延在方向に対して傾いている。トレンチ３２の形成時、その延在方向（長手方向）に対して平行な内壁面（側面）の結晶方位が＜１００＞になるように、トレンチ３２の延在方向が設定される。

トレンチゲート構造の形成後、ソース層５及びコンタクト領域６の表面上にソース電極を形成し、さらに、ドレイン層（基板）１の裏面にドレイン電極が形成される。

本実施形態によれば、結晶方位が実質的に＜１００＞の主面上にｎ型ピラー層２及びｐ型ピラー層３をエピタキシャル成長させているため、そのエピタキシャル成長時の結晶核の形成が容易に進み、結晶欠陥を抑えることができる。特に、図４（ｂ）に示すトレンチ３１内にエピタキシャル成長で埋め込まれるｐ型ピラー層３の埋め込み性を向上させることができ、安定した特性のスーパージャンクション構造を形成することができる。

一般に、トレンチゲート構造におけるトレンチ内絶縁膜の膜厚は、オン抵抗やしきい値等を考慮して、チャネル面に対向する側面の膜厚が所望になるように設計される。したがって、トレンチ底面と側面とで絶縁膜の成長レートが異なると、所望の膜厚に制御される側面部分に対して底面部分の膜厚が小さくなることが起こり得る。トレンチゲート構造における底部は電界が集中しやすい部分であり、そこの絶縁膜が薄いとその部分にかかる高電界に対する耐圧が低下し、デバイスの信頼性を低下させることが懸念される。

本実施形態では、トレンチゲート構造のトレンチ３２の底面はドレイン層（基板）１の主面に対して略平行であり、したがってその底面の結晶方位は実質的に＜１００＞である。また、トレンチゲート構造の延在方向（長手方向）の側面の結晶方位は前述したように実質的に＜１００＞である。したがって、トレンチ３２の底面と長手方向の側面とは、実質的に同じ結晶方位＜１００＞となっている。

このため、絶縁膜（例えば酸化膜）８の成長レートを、トレンチ３２の底面と側面とで同程度にすることができ、トレンチ３２底面上の絶縁膜８の膜厚と、側面の絶縁膜８の膜厚とを同程度とすることができる。この結果、トレンチ側面の絶縁膜の膜厚に対してトレンチ底面の膜厚が小さくなることを回避でき、トレンチ底部における耐圧を確保して、信頼性を高めることができる。

また、トレンチゲート構造は、その延在方向（長手方向）の側面がベース層４に対向している。ベース層４において、オン時にチャネル面となるのはトレンチゲート構造に対向している面である。トレンチゲート構造の長手方向の側面の結晶方位は実質的に＜１００＞であり、したがってベース層４におけるチャネル面の結晶方位も実質的に＜１００＞である。

この結晶方位が実質的に＜１００＞の面は表面チャージ量が少なく、チャネル面とゲート絶縁膜との界面準位を低くすることができる。このため、チャネルにおけるキャリア移動度を向上させ、チャネル抵抗を低減できる。

一般的な、ストライプ状のスーパージャンクション構造と、トレンチゲート構造とを組み合わせた構造においては、トレンチゲート構造はスーパージャンクション構造の延在方向に対して平行に延在し、且つドリフト層であるｎ型ピラー層の上にのみ設けられる構造が多い。この構造の場合、ｎ型ピラー層が高電界になるとトレンチゲートに対して一様に電界が集中する。

これに対して本実施形態では、トレンチゲート構造は、スーパージャンクション構造の延在方向に対して傾いて延在し、ｎ型ピラー層２及びｐ型ピラー層３の並列方向（周期方向）を横切るようにして形成されている。したがって、トレンチゲート構造は、ｎ型ピラー層２の上のみならずｐ型ピラー層３の上にも設けられている。

ここで、ｐ型ピラー層３を形成するためのトレンチ３１は、プロセス上、図７に示すように、上部（開口）側の方が孔径が大きく、底部側がより小さい孔径となる傾向にある。したがって、ｐ型ピラー層３は上部の方が不純物を多く含み、ｐ型ピラー層３上部にかかる電界ピークを緩和することができる。

そして、本実施形態では、前述したようにトレンチゲート構造がｐ型ピラー層３の上にも部分的に存在するため、ｎ型ピラー層２の上にのみ一様にトレンチゲート構造が存在する場合に比べて、トレンチゲート構造への電界集中を緩和することができる。この結果、前述したトレンチ底部の絶縁膜の膜厚低下を抑えることと併せて、トレンチゲート構造への電界集中をより緩和でき、信頼性に優れた半導体層を提供することができる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

ソース層５とコンタクト領域６の平面パターンは図１に示す形態に限らず、例えば図８に示すように、ソース層２５とコンタクト領域２６とを、トレンチゲート構造延在方向に対して平行な方向に交互に設けた構造としてもよい。

また、前述した実施形態では、ｎ型半導体層にトレンチを形成し、そのトレンチ内にｐ半導体層を埋め込むことでｎ型ピラー層とｐ型ピラー層とのスーパージャンクション構造を形成したが、この方法に限らず、ドレイン層（基板）主面上に、ｎ型半導体層もしくは高抵抗半導体層を結晶成長し、その表面に所望の導電型の不純物をイオン注入した後、再びｎ型半導体層もしくは高抵抗半導体層を結晶成長させるというプロセスを複数回繰り返すことで、ｎ型ピラー層とｐ型ピラー層とのスーパージャンクション構造を形成するようにしてもよい。また、ｐ型ピラー層の底部は、ドレイン層に対して、接していても接していなくてもよい。

また、本発明は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などに適用可能である。

本発明の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。 本発明の実施形態に係る半導体装置におけるｎ型ピラー層とｐ型ピラー層との周期的配列構造と、ゲート電極との平面パターンを示す模式図。 本発明の実施形態に係る半導体装置が形成されるウェーハの模式図。 本発明の実施形態に係る半導体装置の製造方法を示す模式図。 図４に続く工程を示す模式図。 図５に続く工程を示す模式図。 本発明の実施形態に係る半導体装置におけるｐ型ピラー層を形成するためのトレンチの断面形状を示す模式図。 本発明の他の実施形態に係る半導体装置の要部の断面構造を示す模式斜視図。

符号の説明

１…第１の半導体層（ドレイン層）、２…第２の半導体層（ｎ型ピラー層）、３…第３の半導体層（ｐ型ピラー層）、４…第４の半導体層（ベース層）、５，２５…第５の半導体層（ソース層）、６，２６…コンタクト領域、７…ゲート電極

Claims (5)

1. 第１導電型の第１の半導体層と、
   前記第１の半導体層の主面上に設けられた第１導電型の第２の半導体層と、
   前記第２の半導体層に接して前記第１の半導体層の前記主面上に設けられ、前記第１の半導体層の前記主面に対して略平行な横方向に前記第２の半導体層とともに周期的配列構造を形成する第２導電型の第３の半導体層と、
   前記周期的配列構造の上に設けられた第２導電型の第４の半導体層と、
   前記第４の半導体層の表層部に選択的に設けられた第１導電型の第５の半導体層と、
   前記第５の半導体層の表面から前記第４の半導体層を貫通して前記周期的配列構造に至るトレンチ内に設けられたトレンチゲート構造と、
   を備え、
   前記周期的配列構造はストライプ状に形成され、前記周期的配列構造における底面の結晶方位は実質的に＜１００＞、側面の結晶方位は実質的に＜１１０＞であり、
   前記トレンチゲート構造の側面の結晶方位が実質的に＜１００＞となるように、前記トレンチゲート構造の延在方向が前記周期的配列構造の延在方向に対して傾いていることを特徴とする半導体装置。
2. 前記第４の半導体層における前記トレンチゲート構造に対向する面の結晶方位は実質的に＜１００＞であることを特徴とする請求項１記載の半導体装置。
3. 前記第５の半導体層は、前記トレンチゲート構造に対して略平行に延在していることを特徴とする請求項１または２に記載の半導体装置。
4. 第１導電型の第１の半導体層の主面上に、第１導電型の第２の半導体層と、前記第２の半導体層に接する第２導電型の第３の半導体層とのストライプ状の周期的配列構造を形成する工程と、
   前記周期的配列構造の上に、第２導電型の第４の半導体層を形成する工程と、
   前記第４の半導体層の表層部に、第１導電型の第５の半導体層を選択的に形成する工程と、
   前記第５の半導体層の表面から前記第４の半導体層を貫通して前記周期的配列構造に至るトレンチ内に、トレンチゲート構造を形成する工程と、
   を備え、
   前記周期的配列構造を、その側面の結晶方位が実質的に＜１１０＞となるように、結晶方位が実質的に＜１００＞である前記第１の半導体層の前記主面上に形成し、
   前記トレンチゲート構造を、その側面の結晶方位が実質的に＜１００＞となるように、前記周期的配列構造の延在方向に対して傾いた方向に延在させて形成することを特徴とする半導体装置の製造方法。
5. 前記第１の半導体層の前記主面上に形成した第１導電型の半導体層にトレンチを形成し、このトレンチ内に第２導電型の半導体層をエピタキシャル成長させることで、前記第２の半導体層と前記第３の半導体層との前記周期的配列構造を形成することを特徴とする請求項４記載の半導体装置の製造方法。

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