JP2010225831A

JP2010225831A - 半導体装置の製造方法

Info

Publication number: JP2010225831A
Application number: JP2009071268A
Authority: JP
Inventors: Tomonori Sakuma; 智教佐久間; Shingo Sato; 慎吾佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-24
Filing date: 2009-03-24
Publication date: 2010-10-07

Abstract

【課題】ｐ型ピラー層とｎ型ピラー層とのチャージアンバランスに起因する耐圧低下を抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、第１導電型の第１の半導体層１１の主面上に第１導電型の第２の半導体層１２を形成する工程と、第２の半導体層１２に、上記主面に対して略垂直な側面を有する第１のトレンチＴ１と、第１のトレンチＴ１上に設けられ第１のトレンチＴ１よりも幅が大きな第２のトレンチＴ２とを形成する工程と、第２のトレンチＴ２の側面のみに傾斜した方向から第１導電型不純物をイオン注入法で注入する工程と、イオン注入の後第１のトレンチＴ１及び前記第２のトレンチＴ２内に第２導電型の第３の半導体層１３を設け、主面に対して略平行な横方向に交互に隣接する第２の半導体層１２と第３の半導体層１３との配列構造を形成する工程とを備えている。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。

例えば電力制御用途に適した縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、ドリフト層部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物ドープ濃度は、ベース層とドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。

この問題を解決する縦型パワーデバイスの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐ型ピラー層とｎ型ピラー層とを設けた構造が知られている。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、比較的高ドープされたｎ型ピラー層を通して主電流を流すことで、材料限界を越えた低オン抵抗を実現可能である。

スーパージャンクション構造を形成する一つの方法として、ｎ型半導体層にトレンチを形成し、そのトレンチ内にｐ型ピラー層を埋め込む方法がある。この方法の場合、特にトレンチのアスペクト比が大きいと、トレンチ内へのｐ型ピラー層の埋め込みエピタキシャル成長の際にトレンチ上部に未充填部（ボイド）が生じやすくなる。

この問題に対して、特許文献１には、トレンチ上段側の側面をテーパー面にし、それより下段側の側面を主面に対して垂直なストレート形状にし、下段側の側面の面方位の方が上段側の側面の面方位よりもエピタキシャル成長速度が速くなるようにすることが提案されている。

しかし、側面がストレート形状のトレンチの上部に、側面がテーパー面として形成された幅が広い部分が存在すると、そのトレンチ上部に埋め込まれたｐ型ピラー層では幅が広い分、相対的にｐ型不純物量が多くなり、その部分に隣接するｎ型ピラー層との間でチャージアンバランスが生じ、素子耐圧が低下してしまうことが懸念される。

特開２００７−１７３７３４号公報

本発明は、ｐ型ピラー層とｎ型ピラー層とのチャージアンバランスに起因する耐圧低下を抑制する半導体装置の製造方法を提供する。

本発明の一態様によれば、第１導電型の第１の半導体層の主面上に、第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層に、前記主面に対して略垂直な側面を有する第１のトレンチと、前記第１のトレンチ上に設けられ前記第１のトレンチよりも幅が大きな第２のトレンチとを形成する工程と、前記第２のトレンチの側面のみに、前記主面に対して傾斜した方向から第１導電型不純物をイオン注入法で注入する工程と、前記イオン注入の後、前記第１のトレンチ及び前記第２のトレンチ内に第２導電型の第３の半導体層を設け、前記主面に対して略平行な横方向に交互に隣接する前記第２の半導体層と前記第３の半導体層との配列構造を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、ｐ型ピラー層とｎ型ピラー層とのチャージアンバランスに起因する耐圧低下を抑制する半導体装置の製造方法が提供される。

本発明の実施形態に係る半導体装置の模式断面図。同半導体装置の製造方法を示す模式断面図。図２に続く工程を示す模式断面図。本発明の他の実施形態に係る半導体装置の製造方法を示す模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。本発明の実施形態では、半導体装置として例えばプレーナゲート構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を一例に挙げて説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、以下の実施形態では半導体はシリコンとするが、他の半導体（例えばＳｉＣ、ＧａＮなどの化合物半導体）を用いてもよい。

図１は本発明の実施形態に係る半導体装置の模式断面図である。
本実施形態に係る半導体装置は、半導体層の表裏面のそれぞれに設けられた第１の主電極１７と第２の主電極２０との間を結ぶ縦方向に主電流経路が形成される縦型デバイスである。本実施形態に係る半導体装置は、その主電流経路が形成されるセル領域と、このセル領域を囲むようにセル領域の外側に形成された終端領域とを有するが、図１にはセル領域の一部を示す。

第１の半導体層としてのｎ^＋型のドレイン層（もしくは基板）１１の主面上に、第２の半導体層としてのｎ型ピラー層１２と、第３の半導体層としてのｐ型ピラー層１３が設けられている。

ｎ型ピラー層１２とｐ型ピラー層１３は、ドレイン層１１の主面に対して略平行な横方向に交互に隣接（ｐｎ接合）して周期的に配列され、いわゆる「スーパージャンクション構造」を構成している。

ｎ型ピラー層１２とｐ型ピラー層１３との周期的配列構造（スーパージャンクション構造）の平面パターンは、例えばストライプ状であるが、これに限ることなく、格子状や千鳥状に形成してもよい。

ｐ型ピラー層１３の上には、ｐ型ピラー層１３よりも幅が大きくされたｐ型のベース層１４が設けられている。ベース層１４の表面には、ｎ^＋型のソース領域１６とｐ^＋型のベースコンタクト領域１５が選択的に設けられている。

ｎ型ピラー層１２からベース層１４を経てソース領域１６の一部に至る部分の上には、絶縁膜１９が設けられ、その上にゲート電極１８が設けられている。

ソース領域１６及びベースコンタクト領域１５の表面上には第１の主電極（ソース電極）１７が設けられ、ソース領域１６及びベースコンタクト領域１５は第１の主電極１７と電気的に接続され、またベース層１４もベースコンタクト領域１５を介して第１の主電極１７と電気的に接続されている。ドレイン層１１における主面の反対側の面には、第２の主電極（ドレイン電極）２０、ドレイン層１１は第２の主電極２０と電気的に接続されている。

以上説明したように構成される半導体装置において、ゲート電極１８に所定の電圧が印加されると、その直下のベース層１４の表層部にｎチャネルが形成され、ソース領域１６とｎ型ピラー層１２とが導通する。その結果、ソース領域１６、ｎチャネル、ｎ型ピラー層１２およびドレイン層１１を介して、第１の主電極１７と第２の主電極２０との間の縦方向に主電流が流れ、この半導体装置はオン状態とされる。

また、スーパージャンクション構造においては、オフ時、第２の主電極２０に高電圧が印加された状態で、ｎ型ピラー層１２とｐ型ピラー層１３とのｐｎ接合部から横方向に空乏層が伸び、高耐圧を保持できる。

本実施形態では、ｎ型ピラー層１２とｐ型ピラー層１３との周期的配列構造（スーパージャンクション構造）を形成するにあたっては、ｎ型シリコン層にトレンチを形成した後、そのトレンチ内にｐ型シリコンをエピタキシャル成長させる方法を用いる。

ここで、一般に、シリコンのエピタキシャル成長速度は、成長を行わせる結晶面の面方位によって異なり、その速度は、｛１００｝＞｛１１０｝＞｛１１１｝である。そして、ｎ型シリコンに形成するトレンチにおける開口付近の上部側面の面方位を｛１１１｝とし、その上部よりも下方部分側面の面方位を｛１１０｝とすることで、シリコン成長速度が相対的に遅い上部側面からのシリコン成長によってトレンチ開口部が塞がれるまでに、シリコン成長速度が相対的に速い下方部分側面から十分にシリコンを成長させることができる。これにより、エピタキシャル成長によりトレンチ内に埋め込まれるｐ型ピラー層の未充填部（ボイド）の発生を抑制することができ、製品の信頼性を高めることができる。

以下、図２、３を参照し、本実施形態に係る半導体装置の製造方法について説明する。

まず、主面の面方位が｛１００｝であり、オリエンテーションフラット方位が｛１１０｝であるシリコンウェーハ（ドレイン層１１に相当）の主面上に、図２（ａ）に示すように、ｎ型シリコン層２５をエピタキシャル成長させる。その後、ｎ型シリコン層２５の表面に例えばシリコン酸化膜等を形成した後、それを選択的にエッチングして開口を形成し、マスク材２１を形成する。

次に、マスク材２１をマスクにした例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングおよびＣＤＥ（Chemical Dry Etching）等の等方性エッチングを行い、図２（ｂ）に示すようにｎ型シリコン層２５に、主面に対して略垂直なストレート形状の側面を有する複数の第１のトレンチＴ１と、第１のトレンチＴ１上で第１のトレンチＴ１とつながる第２のトレンチＴ２とを形成する。ｎ型シリコン層２５において、第１のトレンチＴ１に隣接する部分がｎ型ピラー層１２となる。

第１のトレンチＴ１及び第２のトレンチＴ２は、紙面を貫く方向に延在するストライプ状の平面パターンで形成されている。第２のトレンチＴ２は、第１のトレンチＴ１よりも幅（ストライプ状の延在方向に対して直交する方向の幅）が大きい。さらに詳しくは、第１のトレンチＴ１の側面はドレイン層（もしくは基板）１１の主面に対して略垂直であるのに対して、第２のトレンチＴ２の側面は上記主面に対して傾斜したテーパー面となっている。すなわち、第２のトレンチＴ２は、第１のトレンチＴ１側の下端から上端開口に向かうにつれて徐々に幅が広くなっており、その断面形状が逆台形状となっている。また、第１のトレンチＴ１の深さは、第２のトレンチＴ２の深さよりも深い。

次に、図２（ｃ）に示すように、マスク材２１を選択的にウェットエッチングし、マスク材２１における第２のトレンチＴ２上に突出している部分を除去する。すなわち、マスク材２１の開口幅を拡げ、第２のトレンチＴ２のテーパー面を露出させる。

次に、図３（ａ）に示すように、第１のトレンチＴ１の側面にはｎ型不純物が注入されずに、第２のトレンチＴ２の側面（テーパー面）のみにｎ型不純物が注入されるように、ドレイン層１１の主面に対して傾斜した方向から第２のトレンチＴ２の側面にｎ型不純物（例えばリン）をイオン注入法で注入する。これにより、ｎ型ピラー層１２における第２のトレンチＴ２に隣接する部分は、第１のトレンチＴ１に隣接する部分よりも相対的にｎ型不純物濃度が高くなる。

次に、第１のトレンチＴ１の底部に臨むドレイン層１１の主面、第１のトレンチＴ１の側面および第２のトレンチＴ２の側面からｐ型シリコンをエピタキシャル成長させ、図３（ｂ）に示すように、第１のトレンチＴ１及び第２のトレンチＴ２内にｐ型ピラー層１３を形成する。

ここで、主面の面方位が｛１００｝であり、オリエンテーションフラット方位が｛１１０｝であるシリコンウェーハの主面上にエピタキシャル成長により前述したｎ型シリコン層２５を形成し、オリエンテーションフラットの面方位と略平行または略垂直な側面を有するように第１のトレンチＴ１を形成することで、第１のトレンチＴ１の側面の面方位を｛１１０｝、第２のトレンチＴ２の側面（テーパー面）の面方位を｛１１１｝とすることができる。

したがって、第２のトレンチＴ２の側面よりも、第１のトレンチＴ１の側面でのシリコンエピタキシャル成長速度を速くでき、ｐ型ピラー層１３の未充填部（ボイド）の発生を抑制することができる。なお、面方位が｛１１１｝である第２のトレンチＴ２の側面に対して、第１のトレンチＴ１の側面の面方位を｛１００｝とすることでも、第２のトレンチＴ２の側面よりも、第１のトレンチＴ１の側面でのシリコンエピタキシャル成長速度を速くでき、ｐ型ピラー層１３の未充填部（ボイド）の発生を抑制することができる。

ｐ型ピラー層１３の形成後、例えばＣＭＰ（Chemical Mechanical Polishing）法でウェーハ表面を研磨することで、図３（ｂ）に示すように、ドレイン層１１の主面上にその主面に対して略平行な横方向に交互に隣接したｎ型ピラー層１２とｐ型ピラー層１３との周期的配列構造（スーパージャンクション構造）が得られる。

スーパージャンクション構造においてはｐ型ピラー層１３に含まれるｐ型不純物量と、ｎ型ピラー層１２に含まれるｎ型不純物量とを同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持できる。

ｐ型ピラー層１３において第１のトレンチＴ１内に埋め込まれる部分と第２のトレンチＴ２内に埋め込まれる部分とはエピタキシャル成長法により同時に形成され、単位体積あたりのｐ型不純物量は同じである。そして、ｐ型ピラー層１３のエピタキシャル成長においては、第１のトレンチＴ１内に埋め込まれる部分のｐ型不純物量が、それに隣接するｎ型ピラー層１２のｎ型不純物量とほぼ同じになるように制御する。したがって、第１のトレンチＴ１よりも幅が広い第２のトレンチＴ２内に埋め込まれたｐ型ピラー層１３では幅が広い分、相対的にｐ型不純物量が多い。すなわち、第２のトレンチＴ２内のｐ型ピラー層１３とこれに隣接するｎ型ピラー層１２との間の部分ではチャージアンバランスが生じ、素子耐圧が低下してしまう。

そこで、本実施形態では、第２のトレンチＴ２を形成した後、図３（ａ）を参照して前述したように、第２のトレンチＴ２の側面（テーパー面）のみにｎ型不純物のイオン注入を行う。これにより、ｎ型ピラー層１２において第２のトレンチＴ２に隣接する部分のｎ型不純物量を相対的に多くし、その部分と、第２のトレンチＴ２内に埋め込まれたｐ型ピラー層１３との間のチャージアンバランスを抑制できる。これにより、スーパージャンクション構造におけるチャージアンバランスに起因する耐圧低下を抑制することができる。

ここで、図３（ａ）において、マスク材２１の厚さをｔ、マスク材２１における第２のトレンチＴ２に臨む開口幅をＷ１、第１のトレンチＴ１の幅をＷ２、第２のトレンチＴ２の深さをＤとすると、ドレイン層１１の主面に対して垂直な法線（点線で示す）に対するｎ型不純物のイオン注入角θを、
ｔａｎ^−１｛（Ｗ１＋Ｗ２）／２（Ｄ＋ｔ）｝≦θ＜９０°で与えられる角度にすれば、どのようなデザインに対しても、第１のトレンチＴ１の側面への注入量を抑えて、第２のトレンチＴ２の側面（テーパー面）に対して確実にｎ型不純物の注入を行うことが可能となる。

前述したようにｐ型ピラー層１３を形成した後、選択的なイオン注入を行い、図３（ｃ）に示すように、ｐ型ピラー層１３上に、ｐ型ピラー層１３よりも幅が大きなｐ型のベース層１４を形成する。さらに、選択的なイオン注入により、ベース層１４表面に図１に示すソース領域１６、ベースコンタクト領域１５を形成する。その後、絶縁膜１９、ゲート電極１８、第１の主電極１７、第２の主電極２０などを形成し、図１に示す構造が得られる。

次に、図４を参照し、トレンチの他の形成方法について説明する。

図４（ａ）に示すように、ｎ型シリコン層２５表面に形成した第１のマスク材（例えばシリコン酸化膜）３１を選択的にエッチングして所定の間隔で周期的にｎ型シリコン層２５の主面（面方位が｛１００｝）を露出させる。続いて、ＫＯＨ水溶液をエッチャントとして用いたウェットエッチングを行うことにより、主面に対して傾斜した側面（面方位が｛１１１｝）を有する断面Ｖ溝型のトレンチＴ３が形成される。

次に、第１のマスク材３１を除去し、ｎ型シリコン層２５の主面及びトレンチＴ３の側面に、図４（ｂ）に示すように第２のマスク材（例えばシリコン酸化膜）３２を形成する。さらにその上に、レジストからなる第３のマスク材３３を形成した後、第２のマスク材３２をストッパとして第３のマスク材３３にパターニングを行い、この第３のマスク材３３をマスクとしてＲＩＥなどの異方性ドライエッチングを行うことにより、図４（ｃ）に示すように、主面に対して略垂直な側面を有するストレート形状のトレンチＴ４をトレンチＴ３の下に形成する。

その後、第２のマスク材３２及び第３のマスク材３３を除去することで、図４（ｄ）に示すように、側面（テーパー面）の面方位が｛１１１｝であるトレンチＴ３と、側面の面方位が｛１１０｝であるトレンチＴ４を得ることができる。以降、前述した実施形態と同様に、トレンチＴ３、Ｔ４内へのｐ型ピラー層のエピタキシャル成長などの工程が行われていく。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明をしたが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実施可能である。

また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。また、プレナーゲート構造を示したが、トレンチゲート構造でもよい。

また、ＭＯＳＦＥＴに限らず、本発明の構造は、スーパージャンクション構造を有する素子であれば、ダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）などの素子でも適用可能である。

１１…ドレイン層、１２…ｎ型ピラー層、１３…ｐ型ピラー層、１４…ベース層、１５…ベースコンタクト領域、１６…ソース領域、１７…第１の主電極、１８…ゲート電極、２０…第２の主電極、Ｔ１…第１のトレンチ、Ｔ２…第２のトレンチ

Claims

第１導電型の第１の半導体層の主面上に、第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層に、前記主面に対して略垂直な側面を有する第１のトレンチと、前記第１のトレンチ上に設けられ前記第１のトレンチよりも幅が大きな第２のトレンチとを形成する工程と、
前記第２のトレンチの側面のみに、前記主面に対して傾斜した方向から第１導電型不純物をイオン注入法で注入する工程と、
前記イオン注入の後、前記第１のトレンチ及び前記第２のトレンチ内に第２導電型の第３の半導体層を設け、前記主面に対して略平行な横方向に交互に隣接する前記第２の半導体層と前記第３の半導体層との配列構造を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記第２の半導体層の表面に形成するマスク材の厚さをｔ、前記マスク材における前記第２のトレンチに臨む開口幅をＷ１、前記第１のトレンチの幅をＷ２、前記第２のトレンチの深さをＤとすると、前記主面に対して垂直な法線に対する前記第１導電型不純物のイオン注入角θは、
ｔａｎ^−１｛（Ｗ１＋Ｗ２）／２（Ｄ＋ｔ）｝≦θ＜９０°を満たすことを特徴とする請求項１記載の半導体装置の製造方法。
前記第１のトレンチおよび前記第２のトレンチを、前記第２の半導体層の表面に形成され選択的に開口が形成されたマスク材をマスクにした異方性エッチングおよび等方性エッチングにより形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記第３の半導体層を、前記第１のトレンチ及び前記第２のトレンチ内にエピタキシャル成長法により成長させることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
前記第１のトレンチの側面からの前記第３の半導体層のエピタキシャル成長速度の方が、前記第２のトレンチの側面からの前記第３の半導体層のエピタキシャル成長速度よりも速くなるように、前記第１のトレンチの側面及び前記第２のトレンチの側面の面方位を設定することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。