KR100902585B1 - 트렌치 게이트형 모스트랜지스터 및 그 제조방법 - Google Patents
트렌치 게이트형 모스트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100902585B1 KR100902585B1 KR1020070139980A KR20070139980A KR100902585B1 KR 100902585 B1 KR100902585 B1 KR 100902585B1 KR 1020070139980 A KR1020070139980 A KR 1020070139980A KR 20070139980 A KR20070139980 A KR 20070139980A KR 100902585 B1 KR100902585 B1 KR 100902585B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- body region
- epitaxial layer
- conductive
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 17
- 210000000746 body region Anatomy 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Abstract
본 발명은 트랜지스터의 BV(Breakdown Voltage) 특성을 향상시킬 수 있는 트렌치 게이트형 모스트랜지스터 및 그 제조방법에 관한 것이다.
본 발명에 따른 트렌치 게이트형 모스트랜지스터는 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형 제 1 에픽택셜층과; 상기 제 2 도전형 제 1 에픽택셜층 상에 형성된 제 2 도전형 제 2 에픽택셜층과; 상기 제 2 도전형 제 2 에픽택셜층 상에 형성된 제 1 도전형의 바디영역과; 상기 제 1 도전형의 바디영역에 일정한 간격으로 형성된 트렌치와; 상기 트렌치에 매립되어 형성된 게이트와; 상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 제 2 도전형 에미터영역과; 상기 제 2 도전형 에미터영역 사이의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 콘택홀을 포함하며, 상기 제 1 도전형의 바디영역은 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성되는 것을 특징으로 한다.
트렌치 게이트형 모스트랜지스터
Description
본 발명은 모스 트랜지스터에 관한 것으로, 특히 트랜지스터의 BV(Breakdown Voltage) 특성을 향상시킬 수 있는 트렌치 게이트형 모스트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도 향상을 위해서 셀(Cell) 디자인의 크기가 점점 줄어드는 경향에 따라서 셀 피치 간 간격도 줄어들면서 콘택 사이즈 또한 선형적인 축소가 필요하다. 하지만, 줄어든 콘택 사이즈는 콘택 저항을 증가시켜 소자의 소비전력을 증대시키거나 소자 스피드를 떨어뜨리는 부정적인 요소를 갖게 된다.
이에 디자인 측면의 장점을 손상시키지 않고 소자의 특성을 향상시키기 위해서 콘택 저항 개선이 필요하며 그 방법 중에 하나가 트렌치 게이트형 모스트랜지스터를 사용하는 것이다.
트렌치 게이트형 모스트랜지스터는 축소된 콘택 사이즈를 실리콘 기판의 표면 아래로 실리콘 기판을 식각하여 콘택을 형성하도록 하게 됨으로 실리콘 영역과 접촉하는 전체 콘택 표면적을 증가시키게 되어 저항 증가를 상세시킬 수 있다.
이와 같은 종래의 트렌치 게이트형 모스트랜지스터를 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래의 트렌치 게이트형 모스트랜지스터를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 고농도(P++)의 반도체기판(40) 위에 N+ 에픽택셜층(42)이 형성되어 있고, 그 위에 N-에피택셜층(44)이 형성되어 있다. N-에피택셜층(44) 위에는 복수개의 P-바디영역(48)이 트렌치 분리영역에 의해 전기적으로 서로 분리되도록 형성되어 있다. 트렌치 분리영역은 도우프된 폴리실리콘으로 이루어진 게이트(59)로 구성되어 있다. P-바디영역(48)의 하부에는 소자의 순방향 전압강하를 감소시키기 위하여 N-에피택셜층(44)보다 높은 농도의 NO 에피택셜층(미도시)이 형성될 수 있다. P- 바디영역(48)의 상부 표면 아래에는 N+ 에미터영역(60)과, N+ 에미터영역(60) 사이의 P- 바디영역(48)의 상부 표면 아래에는 콘택홀(62)이 형성되어 있다. 그리고, 에미터 전극(E)과 콜렉터전극(C)이 각각 형성되어 있다.
하지만, 종래의 트렌치 게이트형 모스트랜지스터는 P- 바디영역의 바닥과 N- 에피택셜층의 거리가 짧아지면서 소자의 BV 특성을 약화시키는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 트랜지스터의 BV(Breakdown Voltage) 특성을 향상시킬 수 있는 트렌치 게이트형 모스트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 트렌치 게이트형 모스트랜지스터는 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형 제 1 에픽택셜층과; 상기 제 2 도전형 제 1 에픽택셜층 상에 형성된 제 2 도전형 제 2 에픽택셜층과; 상기 제 2 도전형 제 2 에픽택셜층 상에 형성된 제 1 도전형의 바디영역과; 상기 제 1 도전형의 바디영역에 일정한 간격으로 형성된 트렌치와; 상기 트렌치에 매립되어 형성된 게이트와; 상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 제 2 도전형 에미터영역과; 상기 제 2 도전형 에미터영역 사이의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 콘택홀을 포함하며, 상기 제 1 도전형의 바디영역은 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성되는 것을 특징으로 한다.
본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 제 1 도전형의 반도체 기판 상에 제 2 도전형 제 1 에픽택셜층과 제 2 도전형 제 2 에픽택셜층을 형성하는 단계와; 상기 제 2 도전형 제 2 에픽택셜층 상에 제 1 도전형의 바디영역을 형성하는 단계와; 상기 제 1 도전형의 바디영역에 일정한 간격으로 트렌치 를 형성하는 단계와; 상기 트렌치에 도전층을 매립하여 게이트를 형성하는 단계와; 상기 제 1 도전형의 바디영역의 상부 표면 아래에 제 2 도전형 에미터영역을 형성하는 단계와; 상기 제 2 도전형 에미터영역 중앙 부분의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 콘택홀을 형성하는 단계 및 상기 제 1 도전형의 바디영역의 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 트렌치 게이트형 모스트랜지스터 및 그 제조방법은 P형 불순물을 한번더 주입하여 콘택홀 부분의 P-바디영역을 라운드 형태로 형성함으로써 콘택홀과 N-에픽택셜층 상이의 P-바디영역이 일정한 거리를 유지하기 때문에 모스트랜지스터의 BV 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 트렌치 게이트형 모스트랜지스터를 설명하면 다음과 같다.
도 2는 본 발명에 따른 트렌치 게이트형 모스트랜지스터를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 고농도(P++)의 반도체기판(400) 위에 N+ 에픽택셜층(420)이 형성되어 있고, 그 위에 N-에피택셜층(440)이 형성되어 있다. N-에피택셜층(440) 위에는 복수개의 P-바디영역(480)이 트렌치 분리영역에 의해 전기적으로 서로 분리되도록 형성되어 있다. 트렌치 분리영역은 도우프된 폴리실리콘으로 이루 어진 게이트(590)와, 그 게이트를 둘러싸는 산화막으로 이루어진 게이트 산화막(560)으로 구성되어 있다. P- 바디영역(480)의 상부 표면 아래에는 N+ 에미터영역(600)과, N+ 에미터영역(600) 사이의 P- 바디영역(480)의 상부 표면 아래에는 콘택홀(620)이 형성되어 있다. 그리고, 에미터 전극(E)과 콜렉터전극(C)이 각각 형성되어 있다.
여기서, P-바디영역(480)은 콘택홀(620)의 바닥부분 아래의 N0 에피택셜층(450)과 맞닿아있는 부분이 라운드 형태로 형성된다. 따라서, 라운드 형태의 P-바디영역(480)으로 인해 콘택홀(620)의 바닥부분과 N0 에픽택셜층(450)까지의 P-바디영역(480)이 일정한 거리를 유지하게 됨으로써 모스트랜지스터의 BV 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 트렌치 게이트형 모스트랜지스터의 제조방법을 설명하면 다음과 같다.
도 3a 내지 3d는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법을 나타낸 단면도이다.
먼저, 3a에 도시된 바와 같이, 고농도(P++)의 반도체 기판(400)에 에픽택셜 성장법을 이용하여 N+에픽택셜층(420) 및 N-에피택셜층(440)을 형성한다.
이후, 도 3b에 도시된 바와 같이, N-에피택셜층(440)의 표면 상에 P- 불순물을 이온주입하고 주입된 불순물들이 활성화되어 P- 바디영역(480)이 형성된다. 그리고, 후속공정으로 형성될 콘택홀(620) 부분의 P- 바디영역(480)에 P- 불순물을 한번 더 이온주입하여 콘택홀(620) 부분의 P- 바디영역(480)의 바닥부분을 라운드 형태로 형성할 수 있다.
그리고, P-바디영역(480)이 형성된 N-에픽택셜층(440) 상에 질화막 또는 산화막을 증착하거나 또는 성장시켜 트렌치를 형성하기 위한 식각공정에서 반도체 기판을 보호할 마스크층(430)을 형성한다. 다음 사진식각 공정으로 마스크층(430)을 패터닝하여 트렌치가 형성될 영역의 N-에픽택셜층(440)의 표면을 노출시킨 다음, 노출된 영역을 이방성식각하여 트렌치(460)를 형성한다. 이때, 트렌치(460)를 형성하기 위한 이방성 식각시 발생된 기판의 손상을 회복시키기 위하여 트렌치 내벽을 얇게 식각해낸 다음, 전면에 희생산화막을 성장시킬 수 있다.
이어서, 도 3c에 도시된 바와 같이, 트렌치가 형성된 상기 결과물 상에 게이트 산화막(560)을 형성한다. 그리고 게이트 산화막(560) 상에 도전층, 예를 들어 불순물이 고농도로 도우프된 폴리실리콘을 증착한 다음, 폴리실리콘을 에치백(etchback)하여 트렌치에 매립된 게이트(590)을 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 사진식각 공정을 실시하여 에미터 영역이 형성될 영역을 한정한 다음, 한정된 영역에 N형 불순물을 이온주입하여 N+ 에미터영역(600)을 형성한 후, N+ 에미터영역(600) 중앙부분을 식각하여 콘택홀(620)을 형성한다.
한편, 상술한 설명에서는 N-에피택셜층(440)의 표면 상에 P- 불순물을 이온주입하고 주입된 불순물들이 활성화되어 P- 바디영역(480)이 형성된 후. 후속공정으로 형성될 콘택홀(620) 부분의 P- 바디영역(480)에 P- 불순물을 한번 더 이온주입하여 콘택홀(620) 부분의 P- 바디영역(480)의 바닥부분을 라운드 형태로 형성할 수 있다고 기재하였다. 하지만, 콘택홀(620) 형성 공정 후에 콘택홀(620) 부분에 P- 불순물을 한번 더 이온주입하여 콘택홀(620) 부분의 P- 바디영역(480)의 바닥부분을 라운드 형태로 형성할 수 있다.
이후, 에미터 전극(E)과 콜렉터전극(C)을 각각 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 트렌치 게이트형 모스트랜지스터를 나타낸 단면도.
도 2는 본 발명에 따른 트렌치 게이트형 모스트랜지스터를 나타낸 단면도.
도 3a 내지 3d는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법을 나타낸 단면도.
Claims (8)
- 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형 제 1 에픽택셜층과;상기 제 2 도전형 제 1 에픽택셜층 상에 형성된 제 2 도전형 제 2 에픽택셜층과;상기 제 2 도전형 제 2 에픽택셜층 상에 형성된 제 1 도전형의 바디영역과;상기 제 1 도전형의 바디영역에 일정한 간격으로 형성된 트렌치와;상기 트렌치에 매립되어 형성된 게이트와;상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 제 2 도전형 에미터영역과;상기 제 2 도전형 에미터영역 사이의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 형성된 콘택홀을 포함하며,상기 제 1 도전형의 바디영역은 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성되는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터.
- 제 1항에 있어서,상기 게이트를 둘러싸는 산화막으로 이루어진 게이트 산화막을 추가로 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터.
- 제 1항에 있어서,상기 콘택홀의 바닥부분과 제 2 도전형 제 2 에픽택셜층까지의 상기 제 1 도전형의 바디영역이 일정한 거리를 유지하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터.
- 제 1 도전형의 반도체 기판 상에 제 2 도전형 제 1 에픽택셜층과 제 2 도전형 제 2 에픽택셜층을 형성하는 단계와;상기 제 2 도전형 제 2 에픽택셜층 상에 제 1 도전형의 바디영역을 형성하는 단계와;상기 제 1 도전형의 바디영역에 일정한 간격으로 트렌치를 형성하는 단계와;상기 트렌치에 도전층을 매립하여 게이트를 형성하는 단계와;상기 제 1 도전형의 바디영역의 상부 표면 아래에 제 2 도전형 에미터영역을 형성하는 단계와;상기 제 2 도전형 에미터영역 중앙 부분의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 콘택홀을 형성하는 단계 및상기 제 1 도전형의 바디영역의 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 4항에 있어서,상기 제 1 도전형의 바디영역의 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성하는 단계는상기 제 2 도전형 제 2 에픽택셜층 상에 제 1 도전형의 바디영역을 형성한 후, 제 1 도전형 불순물을 한번 더 주입하여 라운드 형태로 형성하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 4항에 있어서,상기 제 1 도전형의 바디영역의 상기 콘택홀의 바닥부분 아래의 제 2 도전형 제 2 에픽택셜층과 맞닿아있는 부분이 라운드 형태로 형성하는 단계는상기 제 2 도전형 에미터영역 중앙 부분의 상기 제 1 도전형의 바디영역의 상부 표면 아래에 콘택홀을 형성한 후, 제 1 도전형 불순물을 한번 더 주입하여 라운드 형태로 형성하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 4항에 있어서,상기 게이트를 둘러싸는 산화막으로 이루어진 게이트 산화막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 4항에 있어서,상기 콘택홀의 바닥부분과 제 2 도전형 제 2 에픽택셜층까지의 상기 제 1 도전형의 바디영역이 일정한 거리를 유지하도록 형성하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139980A KR100902585B1 (ko) | 2007-12-28 | 2007-12-28 | 트렌치 게이트형 모스트랜지스터 및 그 제조방법 |
| DE102008063587A DE102008063587A1 (de) | 2007-12-28 | 2008-12-18 | Graben-Gate-Mosfet und Verfahren zu seiner Herstellung |
| CN2008101888325A CN101471381B (zh) | 2007-12-28 | 2008-12-26 | 沟槽栅mosfet及其制造方法 |
| US12/344,563 US7851300B2 (en) | 2007-12-28 | 2008-12-28 | Method of fabricating a trench gate MOSFET for maximizing breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070139980A KR100902585B1 (ko) | 2007-12-28 | 2007-12-28 | 트렌치 게이트형 모스트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100902585B1 true KR100902585B1 (ko) | 2009-06-11 |
Family
ID=40797076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070139980A KR100902585B1 (ko) | 2007-12-28 | 2007-12-28 | 트렌치 게이트형 모스트랜지스터 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7851300B2 (ko) |
| KR (1) | KR100902585B1 (ko) |
| CN (1) | CN101471381B (ko) |
| DE (1) | DE102008063587A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130103430A (ko) * | 2012-03-09 | 2013-09-23 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160720A (ja) * | 2013-02-19 | 2014-09-04 | Sanken Electric Co Ltd | 半導体装置 |
| TWI488309B (zh) * | 2013-05-31 | 2015-06-11 | 碩頡科技股份有限公司 | 溝渠式閘極金氧半場效電晶體及其製造方法 |
| CN109273529A (zh) * | 2017-07-18 | 2019-01-25 | 比亚迪股份有限公司 | Mos型功率器件及其制备方法 |
| CN114597130B (zh) * | 2022-04-02 | 2022-12-27 | 致瞻科技(上海)有限公司 | 一种基于分裂栅的碳化硅mosfet器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222728A (ja) * | 1995-02-09 | 1996-08-30 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| KR19990037697A (ko) * | 1995-08-21 | 1999-05-25 | 데이비드 아크터키첸 | 고밀도 트렌치 dmos 트랜지스터 |
| KR20000013572A (ko) * | 1998-08-11 | 2000-03-06 | 김덕중 | 트렌치형 파워 모스펫 및 그 제조방법 |
| JP2005057028A (ja) | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT504290A2 (de) * | 2005-06-10 | 2008-04-15 | Fairchild Semiconductor | Feldeffekttransistor mit ladungsgleichgewicht |
-
2007
- 2007-12-28 KR KR1020070139980A patent/KR100902585B1/ko active IP Right Grant
-
2008
- 2008-12-18 DE DE102008063587A patent/DE102008063587A1/de not_active Ceased
- 2008-12-26 CN CN2008101888325A patent/CN101471381B/zh not_active Expired - Fee Related
- 2008-12-28 US US12/344,563 patent/US7851300B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222728A (ja) * | 1995-02-09 | 1996-08-30 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置 |
| KR19990037697A (ko) * | 1995-08-21 | 1999-05-25 | 데이비드 아크터키첸 | 고밀도 트렌치 dmos 트랜지스터 |
| KR20000013572A (ko) * | 1998-08-11 | 2000-03-06 | 김덕중 | 트렌치형 파워 모스펫 및 그 제조방법 |
| JP2005057028A (ja) | 2003-08-04 | 2005-03-03 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130103430A (ko) * | 2012-03-09 | 2013-09-23 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
| KR101985664B1 (ko) | 2012-03-09 | 2019-06-04 | 에이블릭 가부시키가이샤 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7851300B2 (en) | 2010-12-14 |
| CN101471381A (zh) | 2009-07-01 |
| DE102008063587A1 (de) | 2009-08-06 |
| US20090166734A1 (en) | 2009-07-02 |
| CN101471381B (zh) | 2012-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI676288B (zh) | Lv/mv超接面溝槽功率mosfet元件及其製備方法 | |
| US7915155B2 (en) | Double trench for isolation of semiconductor devices | |
| TWI388059B (zh) | The structure of gold-oxygen semiconductor and its manufacturing method | |
| US20070075362A1 (en) | Self-aligned schottky-barrier clamped trench DMOS transistor structure and its manufacturing methods | |
| KR100731141B1 (ko) | 반도체소자 및 그의 제조방법 | |
| JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
| US7524726B2 (en) | Method for fabricating a semiconductor device | |
| TW201110318A (en) | Integrated schottky diode in high voltage semiconductor device | |
| JP2008103683A (ja) | 省スペース型のエッジ構造を有する半導体素子 | |
| JP2008103563A (ja) | 超接合半導体装置の製造方法 | |
| WO2017145594A1 (ja) | 化合物半導体装置の製造方法および化合物半導体装置 | |
| JP2005510088A (ja) | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| JP2008529279A (ja) | パワーダイオードを包含する集積回路 | |
| CN106571394B (zh) | 功率器件及其制造方法 | |
| TW201421683A (zh) | 具有低米勒電容之金氧半場效電晶體元件及其製作方法 | |
| TW201440118A (zh) | 半導體功率元件的製作方法 | |
| KR100902585B1 (ko) | 트렌치 게이트형 모스트랜지스터 및 그 제조방법 | |
| US9224806B2 (en) | Edge termination structure with trench isolation regions | |
| CN210006740U (zh) | 功率器件和电子设备 | |
| CN104103518A (zh) | 半导体功率器件的制作方法 | |
| JP2003273354A (ja) | 半導体装置およびその製造方法 | |
| CN115241283A (zh) | 集成的平面-沟道栅极功率mosfet | |
| KR20170080510A (ko) | 필드 전극을 갖는 트랜지스터 디바이스 | |
| WO2021082273A1 (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| JP2012195394A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130520 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140516 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150512 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160512 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170504 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20180511 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190509 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20200312 Year of fee payment: 12 |