KR20130103430A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

(과제) 간단하고 또한 제어성이 양호한 공정을 사용한 CMOS 트랜지스터와 동일 기판 상에 형성할 수 있는, 소자 면적을 작게 하는 것이 가능한 트렌치 MOSFET 의 제조 방법을 제공한다.
(해결 수단) 3 차원의 바디 컨택트 영역을 형성함으로써, 보다 작은 면적으로도, 종래와 동일한 컨택트를 확보할 수 있는 구조를 갖는 트렌치 MOSFET 의 제조 방법으로 하였다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 예를 들어, CM0S 와 동일 기판 상에 형성되는 트렌치 MOSFET 의 구조 및 제조 방법에 관한 것이다.
MOS 트랜지스터는 전자 기술에 있어서 핵심을 담당하는 전자 소자로서, MOS 트랜지스터의 소형화와 고 구동능력화는, 저내압 영역 및 고내압 영역에 관계없이 중요한 과제가 되고 있다.
캐리어가 이동하는 방향을 반도체 기판 표면에 대해 상하 (연직 방향) 로 설정하는 세로형 구조의 트렌치 MOSFET 은, 소면적이며 큰 채널 폭을 갖는 트랜지스터를 구성할 수 있기 때문에, 고 구동능력이 필요한 용도에 많이 사용된다. 지금까지는 디스크리트한 드라이버 소자로서 널리 사용되어 왔지만, 이 고 구동능력의 트렌치 MOSFET 과 제어 회로를 구성하는 통상적인 CMOS 트랜지스터를 일체화한 프로세스가 최근 제안되어 왔다.
트렌치 MOSFET 의 표면 형상은, 위에서 본 경우, 트렌치 영역과 비트렌치 영역으로 나뉘어진다. 또한 비트렌치 영역은 고농도 불순물 영역인 소스 영역 및, 바디 영역의 전위를 고정시키기 위한 고농도 불순물 영역인 바디 컨택트 영역으로 나뉘어진다.
또한 비트렌치 영역인 소스 영역 및 바디 컨택트 영역은, 통상적으로 동 전위로 사용되기 때문에, 양 불순물 영역은 인접하고 있고, 동일한 금속 배선으로 동시에 접속되는 경우가 많다. 실리사이드 형성 프로세스의 경우에는, 양 영역은 연속된 실리사이드로 덮이고, 최소한의 컨택트 면적·수를 통하여 배선 금속에 접속되게 된다.
단위 면적당의 구동 능력을 향상시키기 위해서는, 상기 트렌치 영역이나 비트렌치 영역의 면적을 삭감하는 것이 요구된다. 비트렌치 영역 중 하나인 바디 컨택트 영역은, 전위만 고정시킬 수 있으면 되며, 그 점에서 면적적으로는 작게 해 두는 편이 유효하지만, 전위가 불안정하면 트랜지스터가 스냅백에 들어가 원하는 동작 전압에서의 정상 동작을 저해한다.
또, 바디 컨택트 영역은, 소스 영역을 구성하는 불순물의 농도의 편차 및 확산의 편차로부터 영향을 받기 때문에, 보다 마진을 가진 면적을 갖고 배치해 둘 필요가 있다. 그 때문에 용이하게 면적을 축소할 수는 없다.
종래에는 전위를 고정시키면서, 최대한 면적을 작게 구성할 수 있도록, 불순물 농도와 열처리를 제어하여, 소스 영역 및 바디 컨택트 영역을 구성하고 있었다. 아니면 또, 하기의 특허문헌 1 과 같이, 바디 컨택트 영역을 배치하는 지점과 배치하지 않는 지점을 형성하여, 전체적으로 면적을 축소하고자 하는 제안도 이루어져 있다.
특허문헌 1 의 기술은, 도 5 에 나타내는 바와 같이, 트렌치 영역 (51) 과 비트렌치 영역 (53) 을 스트라이프상으로 배치하고, 비트렌치 영역 (53) 의 폭을 2 종류로 나누어, 폭이 넓은 쪽에 바디 컨택트 영역 (52) 을 배치하고, 폭이 좁은 쪽에는 이것을 배치하지 않는다. 이 배치를 인접하는 스트라이프에서 서로 어긋나게 나열함으로써, 면적 효율을 최적화하고, 최소한의 면적으로 트랜지스터를 구성하여, 단위 면적당의 트랜지스터의 ON 저항을 저감시키고자 하는 것이다.
일본 공개특허공보 2002-50760호
그러나, 특허문헌 1 의 기술에 의해서도, 바디 컨택트 영역을 일정 면적 이상 배치해야 하며, 이 영역은 여전히 트랜지스터 면적의 축소화에 제한을 부여하는 것이 되고 있다. 또, 트렌치 영역을 격자상으로 배치하는 경우, 스트라이프상의 레이아웃에 한정되는, 바디 컨택트 영역을 군데군데 배치한다는 시책은 트랜지스터 특성의 균일성을 얻는 데에 있어서 반드시 좋은 방법이라고는 할 수 없다.
그래서, 본 발명의 목적은, 공정이 증가되지 않고 또한 제어성이 양호한 공정을 사용하여, 균일한 소자 면적의 작은 트렌치 MOSFET 을 얻을 수 있는 제조 방법을 실현하는 것이다.
본 발명은, 상기 목적을 달성하기 위해 청구항 1 에 기재된 발명에서는,
제 1 도전형의 반도체 기판에 제 2 도전형의 매립층을 형성하는 공정과, 상기 매립층 상에 제 2 도전형의 에피택셜층을 형성하는 공정과, 상기 제 2 도전형의 에피택셜층의 표면에서 일정한 깊이까지 제 1 도전형의 바디 영역을 형성하는 공정과, 상기 바디 영역의 표면을 구성하고 있는 반도체 재료를 제거하고, 볼록형 컨택트 영역의 주위에 쉘로우 트렌치를 형성하는 공정과, 상기 쉘로우 트렌치의 표면의 일부에서 상기 제 2 도전형의 에피택셜층 내에까지 이르는 깊은 트렌치 영역을 형성하는 공정과, 상기 깊은 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막에 접하고, 상기 깊은 트렌치 영역 내를 다결정 실리콘에 의해 충전하는 공정과, 상기 바디 영역 표면의 상기 쉘로우 트렌치 내에 제 2 도전형의 소스 영역을 형성하는 공정과, 상기 바디 영역 표면의 상기 볼록형 컨택트 영역에 제 1 도전형의 바디 컨택트 영역을 형성하는 공정과, 상기 소스 영역 및 상기 바디 컨택트 영역을 접속시키는 실리사이드층을 형성하는 공정으로 이루어지고,
상기 볼록형 컨택트 영역의 표면 전부가 상기 바디 컨택트 영역이고, 상기 소스 영역의 표면과 함께 상기 실리사이드층으로 덮여져 있는 것을 특징으로 하는 반도체 장치의 제조 방법으로 하였다.
청구항 2 에 기재된 발명에서는,
제 1 도전형의 반도체 기판에 제 2 도전형의 매립층을 형성하는 공정과, 상기 매립층 상에 제 2 도전형의 에피택셜층을 형성하는 공정과, 상기 에피택셜층의 표면의 특정 영역에 오목형 컨택트 영역으로 하기 위한 쉘로우 트렌치를 형성하는 공정과, 상기 에피택셜층의 표면으로부터의 거리가 일정해지도록, 상기 오목형 컨택트 영역이 없는 평탄한 영역 아래에서는 얕게, 상기 오목형 컨택트 영역 아래에서는 깊게 상기 매립층을 향하여 돌출되어 있는 제 1 도전형의 바디 영역을 형성하는 공정과, 상기 바디 영역의 표면에서 상기 에피택셜층 내에까지 이르는 깊은 트렌치를 상기 평탄한 영역에 형성하는 공정과, 상기 깊은 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막에 접하는 상기 깊은 트렌치 영역 내를 다결정 실리콘에 의해 충전하는 공정과, 상기 바디 영역 표면의 상기 평탄한 영역에 제 2 도전형의 소스 영역을 형성하는 공정과, 상기 바디 영역 표면의 상기 오목형 컨택트 영역을 따라 제 1 도전형의 바디 컨택트 영역을 형성하는 공정과, 상기 소스 영역 및 상기 바디 컨택트 영역을 접속시키는 실리사이드층을 형성하는 공정으로 이루어지고,
상기 오목형 컨택트 영역의 표면 전부가 상기 바디 컨택트 영역이고, 상기 소스 영역의 표면과 함께 상기 실리사이드층으로 덮여져 있는 것을 특징으로 하는 반도체 장치의 제조 방법으로 하였다.
본 발명에 의하면, 소자 특성을 최대한 끌어낼 수 있고 미세 치수에도 대응할 수 있는 반도체 장치를 제조할 수 있게 되고, 그 결과 비용을 낮출 수도 있다.
도 1 은, 본 발명의 제 1 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 공정순 단면도이다.
도 2 는, 본 발명의 제 1 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도 1 에 이어지는 공정순 단면도이다.
도 3 은, 본 발명의 제 2 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 공정순 단면도이다.
도 4 는, 본 발명의 제 2 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도 3 에 이어지는 공정순 단면도이다.
도 5 는, 종래의 반도체 장치를 설명하기 위한 도면이다.
도 1 은, 본 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면으로, 본 발명에 있어서의 트렌치 MOSFET 의 공정순 단면도이다.
도 1(a) 에 나타내는 바와 같이, P 형 반도체 기판 (1) 상에 형성된 N 형 매립층 (2) 상에 에피택셜층 (3) (여기서는 N-epi 층 (3) 이라고 부른다) 이 설치되고, 전체적으로 N 형 불순물이 도프되어 있다. N 형 매립층 (2) 은 5 × 1017/㎤ ∼ 5 × 1019/㎤ 의 농도를 갖고, 트렌치 MOSFET 의 드레인 영역이 된다. Sb (안티몬), As (비소), 혹은 P (인) 를 도프함으로써 형성된다. 또, N-epi 층 (3) 은, 저농도의 드레인 영역 혹은 드리프트 영역이 되고, 1 × 1015/㎤ ∼ 5 × 1017/㎤ 의 농도로 인을 도프함으로써 실현된다. N 형 매립층 (2) 의 두께는 약 2 ∼ 10 ㎛ 두께이고, N-epi 층 (3) 은 2 ∼ 10 ㎛ 이다.
다음으로 도 1(b) 에 나타내는 바와 같이, N-epi 층 (3) 내에 소자 분리를 위한 STI (Shallow Trench Isolation) 혹은 LOCOS (Local Oxidation of Silicon) (도시되지 않음) 를 이용하여, 일부를 남기고 표면의 반도체 재료를 제거하여, 볼록형 컨택트 영역 (5) 을 형성한다. 따라서, 볼록형 컨택트 영역 (5) 의 주위는 쉘로우 트렌치 (12) 가 되어 있고, 그 표면은 낮아져 있다. 소자 분리로서 STI 를 사용하는 경우, 볼록형 컨택트 영역 (5) 이외의 장소에 STI 형성을 위한 실리콘 에칭을 실시함으로써, 도 1(b) 와 같은 형상을 형성할 수 있다. CMOS 형성 영역에 대해서는, STI 에 절연막을 매립하는 공정 등이 여기서 실시된다. 한편, 소자 분리로서 LOCOS 를 사용하는 경우에는, 볼록형 컨택트 영역 (5) 이외에 50 ㎚ ∼ 150 ㎚ 의 LOCOS 산화막을 형성하고, LOCOS 산화막을 제거함으로써, 도 1(b) 에 나타내는 볼록형 컨택트 (5) 를 형성한다.
다음으로 P 형의 바디 영역 (4) 을 이온 주입에 의해 형성한다. P 형의 바디 영역 (4) 은 B (붕소) 혹은 BF2 (이불화붕소) 를 5 × 1016/㎤ ∼ 1 × 1018/㎤ 의 농도가 되도록 주입한다. 이 때의 주입의 가속 에너지는, 트렌치 MOSFET 이 필요로 하는 내압에 따라 바뀌는데, 바람직하게는 50 ∼ 250 keV 의 범위 내이다. 또한, P 형의 바디 영역 (4) 의 형성 공정은, 볼록형 컨택트 영역 (5) 을 형성하기 전이어도 된다.
다음으로 도 1(c) 에 나타내는 바와 같이, 쉘로우 트렌치 내에 깊은 트렌치 (6) 를 에칭에 의해 형성한다. 깊은 트렌치 (6) 의 깊이는 1 ∼ 3 ㎛ 정도이고, 트랜지스터에 요구되는 원하는 드레인 내압에 따라 적절히 설정된다.
다음으로 도 2(a) 에 있어서, 깊은 트렌치 (6) 의 내벽에 게이트 산화막 (7) 을 열산화에 의해 형성하고, 게이트 전극 (8) 이 되는 다결정 실리콘을 트렌치 (6) 내에 게이트 산화막 (7) 을 통하여 충전한다. 게이트 전극 (8) 은, 깊은 트렌치 (6) 의 측벽 및 저면을 따라 연장되는 게이트 산화막 (7) 에 의해 N-epi 층 (3) 및 P 형의 바디 영역 (4) 으로부터 전기적으로 격리되어 있다. 게이트 산화막 (7) 의 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려하여 설정되는데, 대략 7 ㎚ ∼ 20 ㎚ 이다. 또, 게이트 산화막 (7) 의 형성 온도로는 800 ℃ 내지 1150 ℃ 가 되는데, 보다 바람직하게는 1000 ℃ ∼ 1150 ℃ 의 범위이다.
다음으로 도 2(b) 에 있어서, P 형의 바디 영역 (4) 의 상측 표면 영역에 N 형의 고농도 불순물 영역인 소스 영역 (9) 을 형성하기 위한 이온 주입을 실시한다. N 형의 소스 영역 (9) 을 형성하기 위해서는, 시트 저항을 저감시키기 위해 예를 들어 As 를 바람직하게는 5 × 1014 ∼ 1 × 1016 atoms/㎠ 의 도스량으로 이온 주입한다. 물론, P (인) 를 고농도로 주입해도 되고, As 와 P 의 양방을 도입해도 된다. 또, 볼록형 컨택트 영역 (5) 을 포함하는 영역에 P 형의 바디 컨택트 영역 (10) 을 형성하기 위한 이온 주입을 실시한다. P 형의 바디 컨택트 영역 (10) 을 형성하기 위해서는, 시트 저항을 저감시키기 위해 예를 들어 BF2 를 바람직하게는 5 × 1014 ∼ 1 × 1016 atoms/㎠ 의 도스량으로 이온 주입한다. 물론, B (붕소) 를 고농도로 주입해도 되고, BF2 와 B 의 양방을 도입해도 된다.
그 후, 도 2(c) 와 같이, 실리사이드층 (11) 을 소스 영역 (9) 및 바디 컨택트 영역 (10) 상에 형성하고, 플러그 배선 (도시되지 않음) 을 사용하여 배선 금속층 (도시되지 않음) 에 접속된다.
이상의 설명은, N-epi 층 (3) 을 사용한 경우로 설명하였지만, P-epi 층을 사용하여 P 형의 바디 영역 (4) 과 동시에 N 형의 불순물을 이온 주입하고, N 형 매립층 (2) 과 P 형의 바디 영역 (4) 사이를 N 형의 드레인 영역으로서 설정해도 된다. 또, 여기서는 N 형의 트랜지스터를 전제로 하여 설명하였지만, 매립층, epi 층을 P 형, 바디 영역을 N 형으로 한 P 형의 트랜지스터의 경우에도 동일하게 적용할 수 있다 (물론 epi 층을 N 형으로 하고, 불순물 도입에 의해 P 형 매립층과 바디 영역 사이를 P 형의 드레인 영역으로서 설정해도 된다).
또, 트렌치 MOSFET 과 동일 기판 상에 형성되는 CMOS 에 대해서는 상세하게 설명하지 않았지만, 상기에 나타낸 공정은 CMOS 형성에 있어서, 조금도 장해가 되는 공정은 존재하지 않아, 트렌치 MOSFET 과 CMOS 를 동일 기판 상에 형성하는 것은 용이하다.
도 3 은, 본 실시형태의 제 2 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3(a) 에 있어서, P 형 반도체 기판 (1) 상에 형성된 N 형 매립층 (2) 상에 epi 층 (3) (여기서는 N-epi 층 (3) 이라고 부른다) 이 설치되고, 전체적으로 N 형 불순물이 도프되어 있다. N 형 매립층 (2) 은 Sb (안티몬), 혹은 As (비소), 또 혹은 P (인) 를 도프함으로써 형성되고, 5 × 1017/㎤ ∼ 5 × 1019/㎤ 의 농도를 갖는다, 또 N-epi 층 (3) 은, 인을 도프함으로써 실현되고, 1 × 1015/㎤ ∼ 5 × 1017/㎤ 의 농도를 갖는다. N 형 매립층 (2) 의 두께는 약 2 ∼ 10 ㎛ 두께이고, N-epi 층 (3) 의 두께는 2 ∼ 10 ㎛ 이다.
다음으로 N-epi 층 (3) 내에, 소자 분리로서의 STI 를 배치하기 위해 실리콘을 에칭하고, 쉘로우 트렌치를 형성하여 절연막을 쉘로우 트렌치 내에 매립하게 되는데, 트렌치 MOSFET 의 형성 예정 영역에 있는 쉘로우 트렌치 내에 매립된 절연막은 제거한다 (이 절연막의 제거는, 이후의 P 형의 바디 영역 이온 주입용 레지스트 패턴 형성 후에 실시해도 된다). 이로써, 쉘로우 트렌치를 이용한 오목형 컨택트 영역 (15) 이 형성된다. 또한, 쉘로우 트렌치의 깊이는, 요구되는 동작 전압에 따라 적절히 설정되는데, 대략 200 ㎚ ∼ 600 ㎚ 이다.
소자 분리로서 STI 가 아니라 LOCOS 를 사용하여 상기 오목형 컨택트 영역 (15) 과 같은 형상을 제조하는 것도 가능하다. 이 때에는, 오목형 컨택트 영역 (15) 부분에만 50 ㎚ ∼ 150 ㎚ 의 LOCOS 산화막을 형성하고, 이후에 LOCOS 산화막을 에칭에 의해 제거함으로써, STI 와 유사한 형상의 오목형 컨택트 영역 (15) 을 형성할 수 있다.
다음으로 도 3(b) 에 있어서, P 형의 바디 영역 (4) 을 이온 주입에 의해 형성한다. P 형의 바디 영역 (4) 은 B (붕소) 혹은 BF2 (이불화붕소) 를 5 × 1016/㎤ ∼ 1 × 1018/㎤ 의 농도가 되도록 주입된다. 이 때, 쉘로우 트렌치를 이용한 오목형 컨택트 영역 (15) 이 형성되어 있는 영역에 있어서도, 오목형 컨택트 영역 (15) 이 형성되어 있지 않은 평탄한 영역 (16) 에 있어서도, 표면으로부터 불순물이 도달할 수 있는 거리는 동일하기 때문에, 바디 영역 (4) 을 형성하는 불순물은 N-epi 층 (3) 의 표면의 형상을 반영하여 분포시킴으로써, 오목형 컨택트 영역 (15) 바로 아래에서는 P 형의 바디 영역 (4) 의 바닥을 깊게, 그 밖의 영역에서는 P 형의 바디 영역 (4) 의 바닥을 얕게 할 수 있다.
다음으로 도 3(c) 에 나타내는 바와 같이, 깊은 트렌치 (6) 를 바디 영역 (4) 의 표면에서부터 N-epi 층 (3) 에 걸쳐 형성한다. 깊은 트렌치 (6) 의 깊이는 1 ∼ 3 ㎛ 정도이며, 원하는 트랜지스터에 요구되는 드레인 내압에 따라 적절히 설정된다. 또한, 여기서 깊은 트렌치 (6) 는 P 형의 바디 영역 (4) 의 바닥얕게 되어 있는 영역에 설정되는 것이 중요하다.
다음으로 도 4(a) 에 나타내는 바와 같이, 깊은 트렌치 (6) 의 내벽에 게이트 산화막 (7) 을 열산화에 의해 형성하고, 게이트 전극 (8) 이 되는 다결정 실리콘을 트렌치 (6) 내에 게이트 산화막 (7) 을 통하여 충전한다. 게이트 전극 (8) 은, 깊은 트렌치 (6) 의 측벽 및 저면을 따라 연장되는 게이트 산화막 (7) 에 의해 N-epi 층 (3) 및 P 형의 바디 영역 (4) 으로부터 전기적으로 격리되어 있다. 게이트 산화막 (7) 의 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려하여 설정되는데, 대략 7 ㎚ ∼ 20 ㎚ 이다. 또, 게이트 산화막 (7) 의 형성 온도로는 800 ℃ 내지 1150 ℃ 가 되는데, 보다 바람직하게는 1000 ℃ ∼ 1150 ℃ 의 범위이다.
다음으로 도 4(b) 에 나타내는 바와 같이, P 형의 바디 영역 (4) 의 상측 표면 및 깊은 트렌치 (6) 의 측벽에 인접하는 오목형 컨택트 영역 (15) 을 포함하는 영역에 P 형 바디 컨택트 영역 (30) 을 형성한다. 또한, 깊은 트렌치 (6) 에 인접하고, P 형 바디 컨택트 영역 (30) 에도 인접하도록 N 형 소스 영역 (9) 을 형성한다.
그 후, 도 4(c) 와 같이, 실리사이드층 (11) 을 N 형의 고농도 불순물 영역인 소스 영역 (9) 및 P 형의 바디 컨택트 영역 (30) 상에 형성하고, 플러그 배선 (도시되지 않음) 을 사용하여 배선 금속층 (도시되지 않음) 에 접속된다.
이상의 설명은, N-epi 층 (3) 을 사용한 경우로 설명하였지만, P-epi 층을 사용하여 P 형의 바디 영역 (4) 과 동시에 N 형의 불순물을 이온 주입하고, N 형 매립층 (2) 과 P 형의 바디 영역 (4) 사이를 N 형의 드레인 영역으로서 설정해도 된다. 또, 여기서는 N 형의 트랜지스터를 전제로 하여 설명하였지만, 매립층, epi 층을 P 형, 바디 영역을 N 형으로 한 P 형의 트랜지스터의 경우에도 동일하게 적용할 수 있다 (물론 epi 층을 N 형으로 하고, 불순물 도입에 의해 P 형 매립층과 바디 영역 사이를 P 형의 드레인 영역으로서 설정해도 된다).
또, 트렌치 MOSFET 과 동일 기판 상에 형성되는 CMOS 에 대해서는 일절 언급하고 있지 않지만, 상기에 나타낸 공정은 CMOS 형성에 있어서, 조금도 장해가 되는 공정은 존재하지 않아, 트렌치 MOSFET 과 CMOS 를 동일 기판 상에 형성하는 것은 용이하다.
지금까지 설명한 본 실시형태에 의해 다음과 같은 효과를 얻을 수 있다.
(1) 바디의 전위를 취하기 위한 실리콘 고농도 영역과 실리사이드층의 접촉 면적을 크게 취하는 것이 가능해져, 접촉 면적이 동일하면 실질적인 바디 컨택트 영역의 면적인 평면적인 바디 컨택트 영역의 크기를 작게 할 수 있기 때문에, 동일 면적으로 ON 저항이 낮은 트렌치 MOSFET 을 형성할 수 있다.
(2) STI 혹은 Locos 프로세스와 같은 안정된 공정을 이용함으로써, 편차를 최소한으로 억제하면서, 고도의 특성을 갖는 디바이스를 제조할 수 있다.
비교적 고내압·고 구동능력이 요구되는 자동차용 반도체 장치나, TV, DVD, 백색 가전 등의 가정용 전화 (電化) 제품에 있어서 유효해지는 반도체 장치에 이용할 수 있다.
1 : P 형 반도체 기판
2 : N 형 매립층
3 : N-epi 층
4 : P 형 바디 영역
5 : 볼록형 컨택트
6 : 깊은 트렌치
7 : 게이트 산화막
8 : 게이트 전극
9 : N 형 소스 영역
10, 30 : P 형 바디 컨택트 영역
11 : 실리사이드층
12 : 쉘로우 트렌치
15 : 오목형 컨택트
16 : 평탄한 영역

Claims (8)

  1. 제 1 도전형의 반도체 기판에 제 2 도전형의 매립층을 형성하는 공정과,
    상기 매립층 상에 제 2 도전형의 에피택셜층을 형성하는 공정과,
    상기 제 2 도전형의 에피택셜층의 표면에서 일정한 깊이까지 제 1 도전형의 바디 영역을 형성하는 공정과,
    상기 바디 영역의 표면을 구성하고 있는 반도체 재료를 제거하고, 볼록형 컨택트 영역의 주위에 쉘로우 트렌치를 형성하는 공정과,
    상기 쉘로우 트렌치의 표면의 일부에서 상기 제 2 도전형의 에피택셜층 내에까지 이르는 깊은 트렌치 영역을 형성하는 공정과,
    상기 깊은 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하고, 상기 깊은 트렌치 영역 내를 다결정 실리콘에 의해 충전하는 공정과,
    상기 바디 영역 표면의 상기 쉘로우 트렌치 내에 제 2 도전형의 소스 영역을 형성하는 공정과,
    상기 바디 영역 표면의 상기 볼록형 컨택트 영역에 제 1 도전형의 바디 컨택트 영역을 형성하는 공정과,
    상기 소스 영역 및 상기 바디 컨택트 영역을 접속시키는 실리사이드층을 형성하는 공정으로 이루어지고,
    상기 볼록형 컨택트 영역의 표면 전부가 상기 바디 컨택트 영역이고, 상기 소스 영역의 표면과 함께 상기 실리사이드층으로 덮여져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 쉘로우 트렌치의 깊이가 200 ㎚ ∼ 600 ㎚ 의 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 쉘로우 트렌치를 형성하는 공정이 LOCOS 산화막을 형성하는 공정과, 그 LOCOS 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 LOCOS 산화막의 막두께는 50 ㎚ ∼ 150 ㎚ 의 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 도전형의 반도체 기판에 제 2 도전형의 매립층을 형성하는 공정과,
    상기 매립층 상에 제 2 도전형의 에피택셜층을 형성하는 공정과,
    상기 에피택셜층의 표면의 특정 영역에 오목형 컨택트 영역으로 하기 위한 쉘로우 트렌치를 형성하는 공정과,
    상기 에피택셜층의 표면으로부터의 거리가 일정해지도록, 상기 오목형 컨택트 영역이 없는 평탄한 영역 아래에서는 얕게, 상기 오목형 컨택트 영역 아래에서는 깊게 상기 매립층으로 향하여 돌출되어 있는 제 1 도전형의 바디 영역을 형성하는 공정과,
    상기 바디 영역의 표면에서 상기 에피택셜층 내에까지 이르는 깊은 트렌치를 상기 평탄한 영역에 형성하는 공정과,
    상기 깊은 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하는 상기 깊은 트렌치 영역 내를 다결정 실리콘에 의해 충전하는 공정과,
    상기 바디 영역 표면의 상기 평탄한 영역에 제 2 도전형의 소스 영역을 형성하는 공정과,
    상기 바디 영역 표면의 상기 오목형 컨택트 영역을 따라 제 1 도전형의 바디 컨택트 영역을 형성하는 공정과,
    상기 소스 영역과 상기 바디 컨택트 영역을 접속시키는 실리사이드층을 형성하는 공정으로 이루어지고,
    상기 오목형 컨택트 영역의 표면 전부가 상기 바디 컨택트 영역이고, 상기 소스 영역의 표면과 함께 상기 실리사이드층으로 덮여져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 쉘로우 트렌치의 깊이가 200 ㎚ ∼ 600 ㎚ 의 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 쉘로우 트렌치를 형성하는 공정이 LOCOS 산화막을 형성하는 공정과, 그 LOCOS 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 LOCOS 산화막의 막두께는 50 ㎚ ∼ 150 ㎚ 의 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법.
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