KR20230144201A - 아이솔레이션 항복 전압 향상을 위한 반도체 소자 - Google Patents

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Abstract

본 발명은 아이솔레이션 항복 전압(ISO BV)의 증가 및 공정 변동성을 최소화할 수 있는 반도체 소자를 제안한다. 본 발명의 반도체 소자는, 제1 도전형의 반도체 층을 포함하는 반도체 기판, 상기 제1 도전형의 반도체 층 상에 형성된 언돕트(undoped) 실리콘 층, 상기 기판 표면에서 상기 언돕트(undoped) 실리콘 층까지 형성된 제1 및 제2 깊은 트렌치 아이솔레이션(DTI) 및 상기 언돕트(undoped) 실리콘 층 상에 형성된 제2 도전형의 매몰 층을 포함하여 구성된다. 그리고 상기 언돕트 실리콘 층은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(DTI)의 하면을 감싸면서 형성되고, 상기 언돕트 실리콘 층의 두께는 상기 제2 도전형의 매몰 층의 두께보다 두껍게 형성된다.

Description

아이솔레이션 항복 전압 향상을 위한 반도체 소자{Semiconductor device to improve isolation breakdown voltage}
본 발명은 아이솔레이션 항복 전압(isolation breakdown voltage, 줄여서, ISO BV)의 증가 및 공정 변동성을 최소화할 수 있는 반도체 소자에 관한 것이다.
BCD(Bipolar-CMOS-DMOS) 공정은 LED 드라이버, 패널 바이어스 IC, 스위칭 레귤레이터, 배터리 IC, 오디오와 같이 더 높은 전력 밀도와 더 높은 작동 주파수가 필요한 다양한 집적 회로(IC)를 구성하는 데 필수적이다. 증폭기 및 모터 드라이버. 스마트 전력 기술(SPT)에 사용되는 가장 일반적인 전력 장치는 측면 DMOS(Lateral DMOS, LDMOS)이다. LDMOS 장치의 주요 기능은 작동 시 고전압 및 고전류를 유지하는 것이다. LDMOS 소자의 적용 가능성을 넓히려면 가혹한 스위칭 조건에 대한 내성을 높이고, 특정 온 저항 Ron을 최소화하고, 동시에 항복 전압(BV)을 최대화하는 것이다. 한편, LDMOS 전력 소자는 칩에서 최대 60%까지 면적을 차지할 수 있으므로 소자 설계자들은 웨이퍼의 다이 수를 늘리기 위해 Ron을 줄이고 소자를 소형화하는 데 중점을 두고 있다.
BCD(Bipolar-CMOS-DMOS process) 공정 기술과 깊은 트렌치 아이솔레이션(Deep-trench isolation, DTI) 기술을 접목하여 Ron을 줄이고 소형화한 고전압의 LDMOS 소자를 제조하고 있다. 특히 깊은 트렌치 아이솔레이션은 소자의 칩 사이즈를 줄일 수 있어 널리 사용되는 기술이다. 그러나, BCD 공정에서 DTI 구조가 적용된 반도체 소자를 제조할 경우, 아이솔레이션 항복 전압을 높이는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 고전압용 반도체 소자의 동작 전압 보다 높은 아이솔레이션 항복 전압(ISO BV)을 확보할 수 있는 방법과 아이솔레이션 구조를 제공하는데 목적이 있다.
본 발명은 다른 목적은 공정 변동에도 불구하고 아이솔레이션 항복 전압(ISO BV)을 안정적으로 유지할 수 있는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형의 반도체 층을 포함하는 반도체 기판; 상기 제1 도전형의 반도체 층 상에 형성된 언돕트(undoped) 실리콘 층; 상기 기판 표면에서 상기 언돕트(undoped) 실리콘 층까지 형성되고, 절연막으로 형성된 제1 및 제2 깊은 트렌치 아이솔레이션(DTI); 및 상기 언돕트(undoped) 실리콘 층 상에 형성된 제2 도전형의 매몰 층을 포함하고, 상기 언돕트 실리콘 층은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(DTI)의 하면을 감싸면서 형성되고, 상기 언돕트 실리콘 층의 두께는 상기 제2 도전형의 매몰 층의 두께보다 두꺼운 것을 특징으로 한다.
상기 제1 도전형의 반도체 층과 상기 제2 도전형의 매몰 층에 의해 PN 접합이 상기 언돕트 실리콘 층에 형성된다.
상기 PN 접합은, 상기 제2 도전형의 매몰 층의 최대 도핑 농도가 나타나는 지점 보다, 상기 제1 및 제2 깊은 트렌치 아이솔레이션의 상기 하면에 더 가까이 형성된다.
상기 제2 도전형의 매몰 층 상에 형성되는 에피 층을 더 포함하고, 상기 언돕트(undoped) 실리콘 층과 상기 에피 층이 서로 직접 접촉한다.
상기 언돕트 실리콘 층은 상기 제2 도전형의 매몰 층과 중첩된다.
상기 제2 도전형의 매몰 층 상에 형성되는 제1 도전형의 바디 영역 및 제2 도전형의 웰 영역; 상기 제1 도전형의 바디 영역 및 제2 도전형의 웰 영역 상에 형성된 게이트 전극; 제1 도전형의 바디 영역에 형성된 제1 도전형의 픽업 영역 및 제2 도전형의 소스 영역; 및 상기 제2 도전형의 웰 영역에 형성된 제2 도전형의 드레인 영역을 더 포함한다.
상기 깊은 트렌치 아이솔레이션 하부에 형성되는 채널 정지 층을 더 포함하고, 상기 채널 정지 층은 상기 언돕트(undoped) 실리콘 층에 형성된다.
상기 깊은 트렌치 아이솔레이션은 측벽 산화막 - BPSG - 에어 갭 구조이다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 제1 도전형의 제1 반도체 층을 포함하는 반도체 기판; 상기 반도체 기판에 형성된 제1 내지 제4 깊은 트렌치 아이솔레이션; 상기 제1 및 제2 깊은 트렌치 아이솔레이션과 접촉하며 형성되고, 상기 제1 및 제2 깊은 트렌치 아이솔레이션 사이에 형성된 제1 고농도 매몰 층; 상기 제3 및 제4 깊은 트렌치 아이솔레이션과 접촉하며 형성되고, 상기 제3 및 제4 깊은 트렌치 아이솔레이션 사이에 형성된 제2 고농도 매몰 층; 상기 제1 및 제2 고농도 매몰층 상에 형성된 에피 층; 및 상기 제1 내지 제4 깊은 트렌치 아이솔레이션(DTI)의 하면을 감싸면서 형성된 언돕트(undoped) 실리콘 층을 포함하고, 상기 언돕트 실리콘 층은 상기 제1 도전형의 반도체 층보다 저항이 크고, 상기 언돕트 실리콘 층의 두께는 상기 제1 또는 제2 고농도 매몰 층의 두께보다 두꺼운 것을 특징으로 한다.
상기 제1 도전형의 반도체 층과 상기 제1 또는 제2 고농도 매몰 층에 의해 PN 접합이 상기 언돕트 실리콘 층 안에 형성된다.
상기 PN 접합은 상기 제1 고농도 또는 제2 고농도 매몰 층 보다 상기 제1 내지 제4 깊은 트렌치 아이솔레이션의 하면에 더 가까이 형성된다.
상기 언돕트 실리콘 층은 상기 제1 또는 제2 고농도 매몰 층과 중첩된다.
상기 PN 접합은 상기 제1 및 제2 깊은 트렌치 아이솔레이션 사이에 형성된다.
이와 같은 본 발명에 따르면, 듀얼 (dual) 깊은 트렌치 아이솔레이션을 가지는 반도체 소자의 기판과 매몰 층 사이에 도핑을 하지 않은 실리콘으로만 채워진 언돕트 실리콘 층(Undoped Si)을 추가함으로써, DTI 사이의 silicon 공핍 영역의 전계의 증가와 국부적인 집중 발생을 방지하여 아이솔레이션 항복 전압(ISO BV)을 증가시키고 안정화시키는 효과가 있다.
본 발명에 따르면 언돕트 실리콘 층의 추가로 인해 종래 구조에 비해 더 넓은 공핍 영역을 형성할 수 있으며, 전계 및 충돌 이온화 율(impact ionization rate)의 분포를 더 균일하게 할 수 있다.
도 1은 본 발명의 실시 예에 따른 깊은 트렌치 아이솔레이션 단면도이다.
도 2는 본 발명의 실시 예에 따른 깊은 트렌치 아이솔레이션 사이에 형성된 고전압 소자의 단면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 단면도이다.
도 4는 도 3과 비교 기준이 되는 종래 기술의 반도체 소자의 단면도이다.
도 5 및 도 6은 본 발명과 종래기술의 반도체 소자에 대한 넷- 도핑 프로파일(Net doping profiles) 시뮬레이션 결과이다.
도 7 및 도 8은 본 발명과 종래기술의 반도체 소자 내의 충돌 이온화 율(Impact ionization rate) 분포를 나타내는 시뮬레이션 도면이다.
도 9는 본 발명과 종래기술의 반도체 소자의 특성 결과를 나타낸 그래프이다.
도 10은 본 발명의 반도체 소자의 제조공정을 나타낸 흐름도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
또한, 본 발명에서 사용되는 모든 전기 신호들은 일 예시로서, 본 발명의 회로에 반전기 등을 추가적으로 구비하는 경우 이하 설명될 모든 전기 신호들의 부호가 반대로 바뀔 수 있음을 유의해야 한다. 따라서, 본 발명의 권리 범위는 신호의 방향에 한정되지 않는다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등 하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 깊은 트렌치 아이솔레이션 단면도이다.
반도체 기판(10)은 얕은 깊이의 트렌치(shallow trench isolation, STI, 20) 및 하드 마스크 패턴(30)를 포함한다. 하드 마스크 패턴(30)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI, 40)을 형성할 때 에치 정지막으로 사용할 수 있다. 깊은 트렌치 아이솔레이션(DTI, 40)은 STI(20)보다 깊은 깊이를 가질 수 있다. 예를 들어, DTI(40)의 깊이(DD)는 19-40㎛, 폭(DW)은 1.0-4.0㎛, 경사각은 88-90°로 설계될 수 있다. DTI(101)의 하면에는 누설 전류의 차단을 위해 채널 정지 층(channel stopping region, 45)을 형성할 수 있다. 깊은 트렌치 아이솔레이션(DTI, 40)은 반도체 기판(10)의 상면부터 식각 되어 형성될 수 있다. 그리고 상기 깊은 트렌치 아이솔레이션(40)은 하부로 갈수록 폭이 좁아지게 형성될 수 있다. DTI(101)의 내부는 여러 절연막으로 채워질 수 있다. 측벽 산화막(50)-갭필 절연막(60)-에어 갭 (air gap or void, 70)으로 구성된 다중 층을 예로 들 수 있다. 측벽 산화막(50)으로 LPCVD 방법으로 증착된 산화막을 사용할 수 있다. 갭필 절연막(60)으로 Borophosphosilicate Glass(BPSG) 물질을 사용할 수 있다. 에어 갭 (air gap or void, 70)은 BPSG 막이 형성되는 과정에서 생길 수 있다. 그리고 갭필 절연막(60) 위에 층간 절연막(80, 90)이 추가로 형성될 수 있다. 층간 절연막으로 BPSG 물질 또는 Tetraethyl orthosilicate(TEOS) 물질을 사용할 수 있다. 본 발명의 DTI(40)은 단일 산화막(미도시), 단일 undoped polysilicon (미도시)등 단일 물질로 채워지는 다양한 구조가 모두 적용될 수 있다. 본 발명을 위한 깊은 트렌치 아이솔레이션(DTI, 40)은 BCD front-end 공정의 전반부 또는 후반부에서 형성될 수 있다. 또한 본 발명에서, single-DTI 또는 dual-DTI에 모두 적용 가능하다.
도 2는 본 발명의 실시 예에 따른 깊은 트렌치 아이솔레이션 사이에 형성된 고전압 소자의 단면도이다.
본 발명의 실시 예에 따른 고전압 반도체 소자(100)은 40V 이상의 항복 전압을 갖는 DMOS, LDMOS, EDMOS, BCD 소자를 포함할 수 있다. 도 2에 도시된 바와 같이, 고전압 반도체 소자(100)은 반도체 기판(10); 반도체 기판(10)에 형성된 제1 도전형(P형)의 반도체 층(110); 상기 제1 도전형의 반도체 층(P형 substrate, 110) 상에 형성된 언돕트 실리콘 층(undoped silicon layer, 120); 상기 언돕트 실리콘 층(undoped silicon layer, 120) 상에 형성된 고농도의 제2 도전형(N형)의 매몰 층(N-type Buried Layer: NBL, 130); 상기 NBL(130) 상에 형성된 에피 층(140); 상기 에피 층(140) 및 상기 언돕트 실리콘 층(undoped silicon layer, 120)에 걸쳐 형성된 제1 및 제2 깊은 트렌치 아이솔레이션(DTI, 201, 202); 상기 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202) 사이에 형성된 고전압 소자를 포함할 수 있다. 여기서 에피 층(epi-layer, 140)은 제1 도전형(P형) 또는 제2 도전형(N형) 도펀트로 도핑될 수 있다. 또한 제1 및 제2 깊은 트렌치 아이솔레이션(DTI, 201, 202) 내부에 에어 갭 (air gap, 70)이 형성될 수 있다. 에어 갭 (air gap, 70)에 의해 인접하는 반도체 영역과 전기적으로 한층 더 분리될 수 있다. 또한 제1 및 제2 깊은 트렌치 아이솔레이션(DTI, 201, 202) 아래에 각각 채널 정지 층(45)이 형성될 수 있다. 채널 정지 층(45)은 언돕트 실리콘 층(120)에 형성될 수 있다. 제1 및 제2 깊은 트렌치 아이솔레이션(DTI, 201, 202)의 내부는 도 1에서 언급한 구조와 동일하기 때문에 자세한 내용은 생략하고자 한다.
여기서 제2 도전형의 저농도 웰 영역(220)은 고전압 N형 웰(high voltage deep N-type well, HDNW) 영역, 제1 도전형의 웰 영역(230)은 P형 웰 영역(PW), 제1 도전형의 바디 영역(240)은 P형 바디 영역(PBODY), 제2 도전형의 웰 영역(250)은 N형 웰(NW) 영역 또는 N형 드리프트(NDRIFT) 영역으로도 부를 수 있다.
본 발명의 실시 예에 따른, 고전압 반도체 소자(100)은 에피층(140)에 형성된 필드 산화막(210), 제2 도전형의 드리프트 영역 또는 제2 도전형의 저농도 웰 영역(220) 및 제1 도전형의 웰 영역(230); 제2 도전형의 저농도 웰 영역(220)에 형성된 제1 도전형의 바디 영역(240) 및 제2 도전형의 웰 영역(250); 제1 도전형의 바디 영역(240) 및 제2 도전형의 웰 영역(250) 상에 형성된 게이트 전극(260); 제1 도전형의 바디 영역(240)에 형성된 제1 도전형의 픽업 영역(270), 제2 도전형의 소스 영역(280) 및 제2 도전형의 LDD 영역(285); 제2 도전형의 웰 영역(250)에 형성된 제2 도전형의 드레인 영역(290); 및 제1 도전형의 웰 영역(230)에 형성된 제1 도전형의 픽업 영역(295)를 더 포함할 수 있다.
도 2에서, 필드 산화막(210)이 LOCOS 형태로 그려져 있지만, 칩 크기를 줄이기 위해, STI(20)로 대치될 수 있다. 게이트 전극(260)은 두개로 나누어져 있지만, 링(ring) 형태의 하나의 게이트 전극(260)으로 서로 연결될 수 있다. 링 영역 안에 PBODY 영역(240) 및 소스 영역(280)이 형성될 수 있다. 그리고 링 영역 바깥에 드레인 영역(290)이 형성될 수 있다. PBODY 영역(240)이 N형 영역(130, 220, 250)으로 둘러 싸여서 제1 도전형의 반도체 층(110) 또는 언돕트 실리콘 층(120)과 전기적으로 완전히 분리된(fully isolated) 구조가 형성될 수 있다. 그래서 소스 영역(280)에 접지 전압과 다른 전압을 연결하여 사용할 수 있다. 그리고 P형의 반도체 층(110)과 언돕트 실리콘 층(120)은 P형 웰 영역(PW, 230)과 전기적으로 연결되어서, 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따른, undoped silicon 층(120)은 BCD 공정 초기에 P형 substrate(110) 위에 형성할 수 있다. Undoped silicon 층(120)의 두께는 아이솔레이션 항복 전압을 향상하기 위한 중요한 공정 변수가 된다. 상기 언돕트 실리콘(undoped silicon) 층(120)은 상기 제2 도전형의 매몰 층(NBL, 130)에서 시작해서, 상기 제1 도전형의 반도체 층(110) 방향으로 형성될 수 있다. 상기 언돕트 실리콘(undoped silicon) 층(120)은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(DTI, 201, 202)의 하면을 감싸면서 형성할 수 있다. 상기 언돕트 실리콘 층(120)의 두께는 상기 제2 도전형의 매몰 층(NBL, 130)의 두께보다 두꺼울 수 있다. 본 발명의 실시 예에서, 언돕트 실리콘 층(undoped Si layer)의 저항은 제1 도전형의 반도체 층(110)보다 저항이 클 수 있다. 왜냐하면, 본 발명의 실시 예에서, 언돕트 실리콘 층(120)은 도핑을 하지 않은 진성(intrinsic) 실리콘(Si)으로 형성된 영역이기 때문이다. 언돕트 실리콘 층(120)은 도핑 되지 않고, N형 전도성 또는 P형 전도성을 나타내지 않는 진성 반도체 재료(intrinsic silicon material)로 구성될 수 있다. 언돕트 실리콘 층(Undoped Si layer)은 N형 또는 P형의 도펀트 타입이 존재하지 않는 순수 반도체 층이다. 따라서 전하 캐리어의 수는 불순물의 양이 아닌 재료 자체의 특성에 의해 결정된다. 에피 증착 방법으로 언돕트 실리콘 층을 형성할 수 있다. 언돕트 실리콘 층(Undoped Si layer)은 초기 설정된 두께보다 제조 공정이 완료된 후 언돕트 실리콘 층(120)의 두께는 작아질 수 있다. 왜냐하면, 고온 어닐링에 의해 제2 도전형의 매몰 층(130)에 존재하는 도펀트가 확산에 의해 언돕트 실리콘 층(120)으로 일부 이동할 수 있기 때문이다. 그래서 상기 언돕트 실리콘 층(120)은 상기 제2 도전형의 매몰 층의 일부와 중첩(overlap) 될 수 있다. 본 발명의 실시 예에서, 언돕트 실리콘 층(120)의 두께는 20㎛ ~ 25㎛로 설계될 수 있다.
본 발명의 실시 예에 따른, N형 매몰층 (NBL, 130)은 BCD 공정에서 antimony(Sb) 또는 phosphorus(P) 불순물을 가지고 도핑에 의해, undoped silicon 층(120) 위에 형성될 수 있다. Sb+ 이온을 이용할 경우, 80-120 KeV 이온 주입 에너지와 1E12-1E14/cm2 도즈로 N형 매몰층 (NBL, 130)을 형성할 수 있다. 고농도 도핑 영역인 N형 매몰 층(NBL, 130)의 도핑 농도는 언돕트 실리콘 층(120) 및 제1 도전형의 반도체 층(110)의 농도보다 높다. 제2 도전형의 매몰 층(130)은 언돕트 실리콘 층(120) 형성 직후에 형성될 수 있다. 또한 제2 도전형의 매몰 층(130)은 제2 도전형 도펀트 이온 주입(dopants ion implantation)를 적용하여 형성되고 후속 열 공정이 추가로 진행될 수 있다. 상기 제2 도전형의 매몰 층 (2nd conductivity type buried layer, 130)은 N형 LDMOS(nLDMOS)의 소스 영역과 제1 도전형의 반도체 층(110) 사이의 펀치 스루 현상을 방지할 수 있다. 예를 들어, 고전압 소자로 사용되는 nLDMOS가 하이 사이드(HS) 모드에서 작동할 때 소스 영역(280)이, 다음 스테이지(stage)의 부하(load)에 연결되어 있기 때문에, 소스 전압이 기판 전압 이상으로 상승할 수 있다. 이러한 전기적 절연 문제를 해결하기 위해 소스 영역(280) 아래에 상기 제2 도전형의 매몰 층 (2nd conductivity type buried layer, 130)을 배치할 수 있다. 그러나 높은 도핑 농도를 가진 제2 도전형의 매몰 층 (NBL, 130)에 의해 공핍 영역의 확장을 제한할 수 있다. 그래서 항복 전압(BV)를 증가시키는데 있어서, 한계가 있다. 그래서 본 발명에서 언돕트 실리콘 층(120)이 필요한 것이다. 또는 상기 제2 도전형의 매몰 층 (NBL, 130) 대신, SOI(silicon-on-insulator) 기판을 사용할 수 있다. 그러나 SOI 공정은 높은 생산 비용과 낮은 열전도율과 같은 단점이 있다.
본 발명의 실시 예에 따른, 에피 층(140)은 에피택셜 성장 공정에 의해 형성할 수 있다. 100V 이상의 항복 전압을 갖는 LDMOS 소자를 구현하기 위해, 제2 도전형의 고농도 드레인/소스 영역과 제1 도전형의 반도체 층(110) 사이에 두꺼운 제1 또는 제2 도전형의 에피 층(140)을 사용할 수 있다.
도 3은 본 발명의 실시 예에 따른 isolation breakdown voltage(ISO BV) 및 TCAD simulation을 위한 반도체 소자의 단면도이다.
본 발명의 실시 예에서, ISO BV 및 TCAD simulation을 위해 평가하기 위해 편의상, 컬렉터 영역(310) 및 에미터 영역(320)을 포함한 반도체 소자(300)을 예로 들었다.
본 발명의 실시 예에 따른, 반도체 소자(300)은 제1 내지 제4 깊은 트렌치 아이솔레이션 (201-204)를 포함할 수 있다. 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202) 사이에 배치된 제1 영역; 및 제3 및 제4 깊은 트렌치 아이솔레이션(203, 204) 사이에 배치된 제2 영역으로 구분할 수 있다. 제1 영역 및 제2 영역에 컬렉터 영역(310)과 에미터 영역(320)이 각각 위치한다. 또는 상기 제 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202) 사이에 고전압 인가 영역; 및 상기 제3 및 제4 깊은 트렌치 아이솔레이션(203, 204) 사이에 저전압 인가 영역으로 구분할 수 있다. 상기 제2 및 제3 깊은 트렌치 아이솔레이션(203, 204) 사이에서, 상기 언돕트(undoped) 실리콘 층(120)과 상기 에피 층(140)이 서로 직접 접촉하며 형성할 수 있다.
반도체 소자(300)은 제1 영역 또는 제2 영역에 각각 제2 도전형의 매몰 층(130) 상에 형성된 제2 도전형의 저농도 웰 영역(220); 상기 제2 도전형의 저농도 웰 영역(220)에 형성된 제2 도전형의 웰 영역(250)을 더 포함할 수 있다. 그리고 반도체 소자(300)은 제1 영역 및 제2 영역에 각각 형성된 컬렉터 영역(310) 및 에미터 영역(320)을 더 포함할 수 있다. 상기 컬렉터 영역(310)과 에미터 영역(320)은 고농도의 제2 도전형의 도펀트로 도핑하여 형성할 수 있다. 그리고 컬렉터 영역(310)에는 컬렉터 전극이 전기적으로 연결되고, 에미터 영역(320)에는 에미터 전극이 전기적으로 연결된다. 그리고 컬렉터 영역(310) 및 에미터 영역(320)의 좌/우측에는 복수의 얇은 트렌치 아이솔레이션(STI, 20)가 형성될 수 있다. 얇은 트렌치 아이솔레이션(STI, 20)은 컬렉터 영역(310) 및 에미터 영역(320)보다는 깊고 제2 도전형의 웰 영역(250)보다는 얕게 형성될 수 있다.
상기 반도체 소자(300)은 컬렉터 영역(N형, 310)-베이스 영역(P형, 110)-에미터 영역(N형, 320)로 이루어진, NPN 기생 트랜지스터(NPN parasitic transistor)가 형성할 수 있다. 제1 도전형의 반도체 층(110)이 베이스 영역(P형, 110)이 될 수 있다. 컬렉터 영역(310)에 고전압을 걸어 주고, 베이스 영역(P형, 110) 및 에미터 영역(320)에 접지 전압을 걸어 준 후, NPN 기생 트랜지스터에 대한 아이솔레이션 항복 전압(ISO BV)를 측정할 수 있다. 즉, ISO BV는 NPN parasitic transistor에 대한 collector to emitter breakdown voltage (BVceo 또는 BVces)라고 볼 수 있다.
본 발명의 실시 예에서, 상기 언돕트 실리콘 층(120) 안에 PN 접합(160)이 형성될 수 있다. 상기 PN 접합(160)은 상기 제1 도전형의 반도체 층(110)과 상기 제2 도전형의 매몰 층(130)의 도펀트들이 언돕트 실리콘 층(120)으로 확산에 의해 형성될 수 있다. 상기 PN 접합(160)은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202) 하면에 더 가까이 형성될 수 있다. 즉, PN 접합(160)은 상기 제2 도전형의 매몰 층(130)의 최대 도핑 농도가 나타나는 지점(130a, 도 5 참조) 보다 더 멀리 떨어져 형성될 수 있다. 상기 PN 접합(160)은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202)의 하면 근처에 형성될 수 있다.
본 발명의 실시 예에서, 공핍 영역(180)이 PN 접합(160)을 기준으로, 제2 도전형의 매몰 층(130)보다, 제1 도전형의 반도체 층(110) 방향으로 더 깊이 형성될 수 있다. 이는 도핑 농도의 차이에 기인할 수 있다. 즉, 제2 도전형(N형)의 매몰 층(130)의 도핑 농도가 제1 도전형(P형)의 반도체 층(110)의 농도보다 매우 크기 때문이다. 또한 언돕트 실리콘 층(120) 추가로 인해 PN 접합(160)의 위치가 제1 도전형의 반도체 층(110) 방향으로 더 이동하는 것이다. 언돕트 실리콘 층(120)은 intrinsic silicon 층이기 때문에, 공핍 영역(180)의 확장을 돕고 있는 것이다. 도면에서 150은 아래 공핍 영역의 모서리 (경계선)를 나타낸다. 참고로, 상기 PN 접합(160)을 기준으로, PN 접합(160)보다 위쪽 방향에 있는 공핍 영역은, 제1 도전형(P형)의 반도체 층(110)에 의해 발생한 공핍 영역이라 할 수 있다. 또한 PN 접합(160)보다 아래쪽 방향에 있는 공핍 영역은, 상기 제2 도전형(N형)의 매몰 층(130)에 의한 공핍 영역이라 할 수 있다.
본 발명의 실시 예에서, 상기 제1 도전형의 반도체 층(110) 방향으로 공핍 영역(점선 표시, 180)이 넓게 형성될 수 있다. 상기 언돕트 실리콘 층(120)이 도핑 농도가 주변 영역에 비해 매우 낮기 때문에, 상기 제1 도전형의 반도체 층(110)까지 공핍 영역이 연장되어 형성할 수 있다. 그래서 공핍 영역이 두껍게 형성되고, 이에 따라 항복 전압이 매우 높게 형성할 수 있다.
도 4는 본 발명과 비교되는 기존의 반도체 소자의 단면도이다.
도 4에 도시한 반도체 소자(400)는 도 3에 도시한 본 발명의 반도체 소자(300)와 비교하면, 전체적인 구조는 동일하고 언돕트 실리콘 층이 형성되지 않은 점에 차이가 있다. 그래서 도 3과 동일 부호를 부여한다. 즉 도 4의 반도체 소자(400) 역시, 제1 도전형의 반도체 층(110)에, 깊은 트렌치 아이솔레이션(201-204)가 형성되고, 제1 도전형의 반도체 층(베이스 영역, 110), 제2 도전형의 매몰 층(130), 에피 층(140)이 포함되며, 에피 층(140)에 제2 도전형의 저농도 웰 영역(220), 제2 도전형의 웰 영역(250), 컬렉터 영역(310) 및 에미터 영역(320)이 형성되어 있다. 상기 컬렉터 영역(310)과 에미터 영역(320)은 고농도의 제2 도전형의 도펀트로 도핑하여 형성할 수 있다.
도 4에서, 기존의 반도체 소자(400)에서도 상기 언돕트 실리콘 층(120) 안에 PN 접합(160)이 형성될 수 있다. 상기 PN 접합(160)은 상기 제2 도전형의 매몰 층(130)의 도펀트들이 상기 제1 도전형의 반도체 층(110)으로 확산에 의해 형성될 수 있다. 상기 PN 접합(160)은 상기 제2 도전형의 매몰 층(130)에 더 가까이 형성됨을 볼 수 있다. 즉, PN 접합(160)은 상기 제2 도전형의 매몰 층(130)의 최대 도핑 농도가 나타나는 지점(130a, 도 6 참조)에 가까이 형성될 수 있다. 도 4의 공핍 영역(180)의 면적은 도 3의 공핍 영역(180)의 면적보다 작음을 알 수 있다. 언돕트 실리콘이 부재하기 때문이다. 이에 따라 기존의 반도체 소자(400)의 ISO 항복 전압이 본 발명의 반도체 소자(300)의 ISO 항복 전압보다 낮게 나타날 수 있다. 도면에서 150은 아래 공핍 영역의 모서리 (경계선)를 나타낸다.
도 5 및 도 6는 본 발명과 대비 기술의 반도체 소자에 대한 넷- 도핑 프로파일(Net doping profiles) 시뮬레이션 결과이다.
도 5는 언돕트 실리콘 층이 추가된 본 발명의 반도체 소자(300)이고, 도 6은 언돕트 실리콘 층이 미 형성된 반도체 소자(400)이다.
도 5에서, 제1 도전형의 반도체 층(110)의 상면에 언돕트 실리콘 층(120)이 제1 두께 또는 초기 두께(예를 들어 20㎛)로 형성되고, 언돕트 실리콘 층(120) 위로 에피 층(140)이 제2 두께(예를 들어 10㎛)로 형성될 수 있다. 그리고 언돕트 실리콘 층(120)과 에피 층(140)의 경계 면에 제2 도전형의 매몰 층(130)이 위치한다. 제2 도전형의 매몰 층(130)을 형성할 때 도펀트가 언돕트 실리콘 영역(120)측으로 주입되면서 형성할 수 있다. 그래서 제2 도전형의 매몰 층(130)이 언돕트 실리콘 영역(120)과 일부 중첩된 영역이 있음을 알 수 있다. 이에 따라 최종적으로 언돕트 실리콘 층(120)의 두께는 초기 두께보다 줄어든 두께를 가지게 될 것이다. 예컨대, 약 15㎛ 이하의 두께일 수 있다.
도 5에서 보듯이, 제1 도전형의 반도체 층(110)은 1E14-1E16/cm3의 도핑 농도를 가지고 있다. 또한 제2 도전형의 매몰 층(130)은 1E17-1E20/cm3의 도핑 농도를 가지고 있다. 제2 도전형의 매몰 층(130)의 도핑 농도가 제1 도전형의 반도체 층(110)의 도핑 농도보다 약 3 내지 4 order 정도 높다고 볼 수 있다. 그래서 PN 접합(160)을 기준으로 공핍 영역(180)이 제2 도전형의 매몰 층(130)보다, 제1 도전형의 반도체 층(110) 방향으로 더 넓게 형성될 수 있다. 상기 PN 접합(160)은 상기 제2 도전형의 매몰 층(130)의 최대 도핑 농도가 나타나는 지점(130a) 보다 상기 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202)의 상기 하면에 더 가까이 형성될 수 있다.
그리고 언돕트 실리콘 층(120) 안에 PN 접합(160)이 위치한다. PN 접합(160)은 제1 도전형의 반도체 층(110)과 제2 도전형의 매몰 층(130)에 있는 도펀트들이 언돕트 실리콘 층(120) 영역으로 확산에 의해 형성할 수 있다. PN 접합(160) 주변의 도핑 농도는 1E11-1E13/cm3를 가지고 있다. PN 접합(160)은 언돕트 실리콘 층(120)에 형성되기 때문에, PN 접합(160) 주변의 도핑 농도는 낮을 수밖에 없다. 그래서 공핍 영역(180)의 면적이 매우 크게 형성될 수 있다. 공핍 영역(180)은 상/하 방향으로 최대 폭이 약 14um 정도 된다. ISO BV 값이 150V 이상이 될 수 있다 (도 9 참조). 그것은 진성 반도체 영역인 언돕트 실리콘 층(120)이, 제1 도전형의 반도체 층(110)과 고농도의 제2 도전형의 매몰 층(130) 사이에, 배치되었기 때문에 가능하다. 제1 도전형의 반도체 층(110)과 고농도의 제2 도전형의 매몰 층(130) 사이에 버퍼 층에 해당되는 진성 반도체 영역인 언돕트 실리콘 층(120)이 존재하는 것이다.
도 6의 도면을 보면, 공핍 영역(180)은 상/하 방향으로 최대 폭이 약 8um 정도 된다. 위의 도 5와 비교하면 상대적으로 공핍 영역(180)의 면적이 작음을 알 수 있다. ISO BV 값이 120-130V 정도 될 수 있다 (도 9 참조). 도 6에서, PN 접합(160) 주변의 도핑 농도는 1E16-1E17/cm3를 가지고 있다. 도 5에 비해 도 6의 PN 접합(160) 주변의 도핑 농도는 3-4 order 이상 높은 도핑 농도를 가지고 있다. 상기 PN 접합(160)은, 상기 제1 및 제2 깊은 트렌치 아이솔레이션(201, 202)의 상기 하면보다, 상기 제2 도전형의 매몰 층(130)의 최대 도핑 농도가 나타나는 지점(130a)에 더 가까이 형성될 수 있다. PN 접합(160) 근처의 도핑 농도가 본 발명보다 높기 때문에, ISO BV를 높게 가져갈 수 없다.
도 7 및 도 8은 본 발명과 종래기술의 반도체 소자 내의 충돌 이온화 율(Impact ionization rate) 분포를 나타내는 시뮬레이션 도면이다.
도면에서, 충돌 이온화 율은 빨간색이 높고 반대로 파란색이면 낮은 상태를 말한다. 그리고 충돌 이온화 율은 높다는 것은 컬렉터 (270) 단자에 높은 역방향 bias 전압을 인가한 후에 국부적으로 전계(electric field)도 높다는 것을 의미한다. 전자 또는 홀(hole)이 높은 전계 (electric field)로부터 energy를 얻어서 가속이 되고 반도체 격자에 있는 원자와 충돌한 후에 새로운 전자와 홀 (electron-hole pair) 생성률이 높아져 전류가 증가한다.
도 7와 도 8을 비교하면, 도 7의 본 발명은 DTI (201, 202)들 사이 영역의 PN 접합(160) 근처를 보면, 충돌 이온화 율이 낮고 전계가 골고루 분포되어 있음을 알 수 있다. 또한 전계가 넓게 분포되어 있어서, ISO BV를 더 증가할 수 있다. 반면 도 8의 종래 구조의 도면을 보면, 충돌 이온화 율이 DTI와 PN 접합 경계선 근처 공핍 영역에서 국부적으로 높게 발생하고 있음을 확인할 수 있다. 또한 높은 전계가 좁은 면적에 걸쳐서 집중적으로 분포하고 있어서, 그만큼 ISO BV를 증가시키는데 한계가 있다. DTI 항복 전압의 향상과 공정 변동에 대한 의존성을 최소화하기 위한 언돕트 실리콘 층(130)을 포함하는, 새로운 반도체 소자 구조를 제안한 것이다. 새로운 소자에서 언돕트 실리콘 층(130)에 의해, P형의 반도체 기판 (또는 P형의 반도체 층)과 N형 고농도 매몰 층 사이에 형성되는 PN 접합 공핍 영역이 더 넓게 분포한다. 이는 전계 또는 충돌 이온화율의 등고선들이 국부적으로 집중하지 않기 때문이다. 본 발명에서 제안한 언돕트 실리콘 층(130)을 가질 경우, DTI 항복 전압의 향상과 공정 변동에 대한 의존성을 최소화하는데 많은 도움을 준다.
도 9는 본 발명과 종래기술의 반도체 소자의 전기적인 특성 결과를 나타낸 그래프이다.
도 9에서 언돕트 실리콘 층이 구비된 본 발명 구조와 언돕트 실리콘 층이 미 형성된 종래 구조의 시뮬레이션 결과에 따른 ISO BV 값을 보여주고 있다. 앞의 도 2 또는 도 4에서 컬렉터 영역(310)에 고전압을 걸어 주고, 에미터 영역(320) 및 base 영역(110)에 접지 전압을 걸어 준 후, 아이솔레이션 항복 전압(ISO BV)를 측정할 수 있다. 즉, ISO BV는 NPN 기생(parasitic) BJT의 emitter to collector breakdown voltage라고 할 수 있다. 시뮬레이션은, 0.18㎛ BCD 공정에서 80V DMOS를 기준으로 했다. 그 결과 종래 반도체 소자(400)는 ISO BV 값이 110-130V이다. 반면 본 발명의 반도체 소자(300)는 150V 이상으로 ISO BV값이 증가하였음을 확인하였다. 이는 언돕트 실리콘 층(120)이 앞서 설명한 바와 같이 전계 및 충돌 이온화 율(impact ionization rate)의 분포를 더 균일하게 가져갈 수 있기 때문에 가능한 것이다.
이와 같이 본 발명은 제1 도전형의 반도체 층(110)과 제 1 도전형의 돕트 에피 층(doped epi-layer, 140) 사이에 도핑을 하지 않은 진성(intrinsic) 실리콘으로 형성된 언돕트 실리콘 층(undoped Si)(120)을 추가함으로써, 종래보다 ISO BV가 증가된 반도체 소자를 제조할 수 있는 것이다. 고농도의 제2 도전형 매몰 층(130)은 언돕트 실리콘 층(undoped Si)(120) 위에 이온 주입(ion implantation)를 적용 후에 후속 열 공정에서 불순물 확산으로 형성될 수 있다.
한편, 본 발명은 DTI 깊이를 25㎛로 정한 상태에서 언돕트 실리콘 층(120)의 두께를 조절하면 ISO BV를 더 개선할 수 있음을 알 수 있다. 예를 들면 상기 시뮬레이션 조건에서, 언돕트 실리콘 층(120)의 두께가 5-15㎛인 경우 ISO BV는 약 120-140V로서, 언돕트 실리콘 층이 없는 종래 기술의 110-130V보다 약 5.6%로 증가할 수 있다. 그리고 언돕트 실리콘 층(120)의 두께가 10-30㎛로 더 두껍게 하는 경우 ISO BV 값이 150V 이상으로 개선될 수 있다. 그리고 언돕트 실리콘 층(120)의 두께를 어느 두께 이상보다 더 크게 한 경우 ISO BV는 큰 변화가 없었다. 이러한 결과를 기반으로 봤을 때 본 발명의 언돕트 실리콘 층(120)의 두께는 10-30㎛ 두께로 설계하는 것이 최적일 수 있다. 물론 이러한 두께는 반도체 소자의 전체 두께 및 공정 등에 따라 달라질 수 있기 때문에 이에 한정되지는 않는다.
도 10은 본 발명의 반도체 소자의 제조공정을 나타낸 흐름도이다.
단계 110에서 제1 도전형의 반도체 층(110) 상에 언돕트 실리콘 층(120)을 형성할 수 있다. 언돕트 실리콘 층(undoped silicon layer, 120)의 두께는 10-30㎛일 수 있다.
단계 120에서 언돕트 실리콘 층(120) 위에 고농도의 제2 도전형의 매몰 층(highly doped buried layer, 130)를 형성할 수 있다. 제2 도전형의 매몰 층(130)이 형성될 경우 제2 도전형의 매몰 층(130)의 영역이 언돕트 실리콘 층(120) 방향으로 확산되면서 형성할 수 있다. 따라서 실질적으로 언돕트 실리콘 층(120)의 두께는 초기 두께보다 줄어들 수 있다. 즉 제2 도전형의 매몰 층(130)이 확산되는 두께만큼 줄어들 수 있다.
단계 130에서 제2 도전형의 매몰 층(130) 상부에 에피 층(doped semiconductor layer, 140)을 5-15㎛ 두께로 형성할 수 있다. 에피 층(doped semiconductor layer, 140)은 에피 증착 방법으로 형성할 수 있다.
단계 140에서 에피 층(140)에 고전압 소자를 형성할 수 있다. 고전압 소자를 형성하기 위해, 제2 도전형의 저농도 웰 영역(220)을 형성하고, 제2 도전형의 저농도 웰 영역(220)에 제2 도전형의 웰 영역(250)을 형성하고, 제2 도전형의 웰 영역(250)에 고농도의 컬렉터 및 에미터 영역(310, 320)을 순서대로 형성할 수 있다.
단계 150에서 고전압 소자를 형성한 후, 제1 내지 제4 DTI(201-204)를 반도체 기판에 형성할 수 있다. 또는 고전압 소자를 형성하기 전에, 먼저 제1 내지 제4 DTI(201-204)를 형성하는 것도 가능하다. 제1 내지 제4 DTI(201-204)는 에피 층(140)의 표면으로부터 시작하여, 제2 도전형의 저농도 웰 영역(220), 제2 도전형의 매몰 층(130)을 관통하여 형성할 수 있다. 식각 공정을 통해 깊은 트렌치를 형성할 수 있다. 깊은 트렌치 형성 후, 트렌치 내부로 이온 주입을 통해, 채널 정지 막을 형성할 수 있다. 그리고 트렌치 내부를 절연막으로 채우기 위해, BPSG, 산화막 또는 undoped polysilicon 물질 등을 사용할 수 있다. 절연막을 채우는 과정 중에, 트렌치 내부에 에어 갭과 같은 빈 공간이 형성할 수 있다.
단계 160에서 컨택 플러그를 형성할 수 있다. 즉, 고농도의 제2 도전형의 도핑 영역(270, 270)에 컨택 단자를 형성하는 공정을 수행할 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
10: 반도체 기판 20: 얕은 트렌치 아이솔레이션(STI)
30: 하드 마스크 40: 깊은 트렌치 아이솔레이션(DTI)
50: 측벽 절연막 60: 갭-필 절연막
70: 에어 갭 또는 보이드 80, 90: 층간 절연막
100, 300, 400: 반도체 소자 110: 제1 도전형의 반도체 층
120: 언돕트 실리콘 층(언돕트 실리콘 층)
130: 고농도의 제2 도전형의 매몰 층 140: 에피 층(epi-layer)
150: 공핍 영역의 모서리 (경계선) 160: PN 접합 또는 경계면
180: 공핍 영역
201-204: 깊은 트렌치 아이솔레이션
220: 제2 도전형의 저농도 웰 영역(HDNW)
230: 제1 도전형의 웰 영역(PW) 240: 제1 도전형의 바디 영역(PBODY)
250: 제2 도전형의 웰 영역(NW) 260: 게이트 전극
270: 제1 도전형의 픽업 영역 280: 제2 도전형의 소스 영역
290: 제2 도전형의 드레인 영역 295: 제1 도전형의 픽업 영역
310: 컬렉터 영역 320: 에미터 영역

Claims (13)

  1. 제1 도전형의 반도체 층을 포함하는 반도체 기판;
    상기 제1 도전형의 반도체 층 상에 형성된 언돕트(undoped) 실리콘 층;
    상기 기판 표면에서 상기 언돕트(undoped) 실리콘 층까지 형성되고, 절연막으로 형성된 제1 및 제2 깊은 트렌치 아이솔레이션(DTI); 및
    상기 언돕트(undoped) 실리콘 층 상에 형성된 제2 도전형의 매몰 층을 포함하고,
    상기 언돕트 실리콘 층은 상기 제1 및 제2 깊은 트렌치 아이솔레이션(DTI)의 하면을 감싸면서 형성되고, 상기 언돕트 실리콘 층의 두께는 상기 제2 도전형의 매몰 층의 두께보다 두꺼운, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 도전형의 반도체 층과 상기 제2 도전형의 매몰 층에 의해 PN 접합이 상기 언돕트 실리콘 층에 형성되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 PN 접합은, 상기 제2 도전형의 매몰 층의 최대 도핑 농도가 나타나는 지점 보다, 상기 제1 및 제2 깊은 트렌치 아이솔레이션의 상기 하면에 더 가까이 형성되는, 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제2 도전형의 매몰 층 상에 형성되는 에피 층을 더 포함하고, 상기 언돕트(undoped) 실리콘 층과 상기 에피 층이 서로 직접 접촉하는, 반도체 소자.
  5. 제 1 항에 있어서,
    상기 언돕트 실리콘 층은 상기 제2 도전형의 매몰 층과 중첩되는, 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 도전형의 매몰 층 상에 형성되는 제1 도전형의 바디 영역 및 제2 도전형의 웰 영역;
    상기 제1 도전형의 바디 영역 및 제2 도전형의 웰 영역 상에 형성된 게이트 전극;
    제1 도전형의 바디 영역에 형성된 제1 도전형의 픽업 영역 및 제2 도전형의 소스 영역; 및
    상기 제2 도전형의 웰 영역에 형성된 제2 도전형의 드레인 영역을 더 포함하는, 반도체 소자.
  7. 제 1 항에 있어서,
    상기 깊은 트렌치 아이솔레이션 하부에 형성되는 채널 정지 층을 더 포함하고,
    상기 채널 정지 층은 상기 언돕트(undoped) 실리콘 층에 형성되는, 반도체 소자.
  8. 제 1 항에 있어서,
    상기 깊은 트렌치 아이솔레이션은 측벽 산화막-BPSG-에어 갭 구조인, 반도체 소자.
  9. 제1 도전형의 제1 반도체 층을 포함하는 반도체 기판;
    상기 반도체 기판에 형성된 제1 내지 제4 깊은 트렌치 아이솔레이션;
    상기 제1 및 제2 깊은 트렌치 아이솔레이션과 접촉하며 형성되고, 상기 제1 및 제2 깊은 트렌치 아이솔레이션 사이에 형성된 제1 고농도 매몰 층;
    상기 제3 및 제4 깊은 트렌치 아이솔레이션과 접촉하며 형성되고, 상기 제3 및 제4 깊은 트렌치 아이솔레이션 사이에 형성된 제2 고농도 매몰 층;
    상기 제1 및 제2 고농도 매몰층 상에 형성된 에피 층; 및
    상기 제1 내지 제4 깊은 트렌치 아이솔레이션(DTI)의 하면을 감싸면서 형성된 언돕트(undoped) 실리콘 층을 포함하고,
    상기 언돕트 실리콘 층은 상기 제1 도전형의 반도체 층보다 저항이 크고,
    상기 언돕트 실리콘 층의 두께는 상기 제1 또는 제2 고농도 매몰 층의 두께보다 두꺼운, 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 도전형의 반도체 층과 상기 제1 또는 제2 고농도 매몰 층에 의해 PN 접합이 상기 언돕트 실리콘 층 안에 형성되는, 반도체 소자.
  11. 제 10 항에 있어서,
    상기 PN 접합은 상기 제1 고농도 또는 제2 고농도 매몰 층 보다 상기 제1 내지 제4 깊은 트렌치 아이솔레이션의 하면에 더 가까이 형성되는, 반도체 소자.
  12. 제 9 항에 있어서,
    상기 언돕트 실리콘 층은 상기 제1 또는 제2 고농도 매몰 층과 중첩되는, 반도체 소자.
  13. 제 9 항에 있어서,
    상기 PN 접합은 상기 제1 및 제2 깊은 트렌치 아이솔레이션 사이에 형성되는, 반도체 소자.
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