JP2002050760A - 絶縁ゲート型電界効果半導体装置 - Google Patents
絶縁ゲート型電界効果半導体装置Info
- Publication number
- JP2002050760A JP2002050760A JP2000236024A JP2000236024A JP2002050760A JP 2002050760 A JP2002050760 A JP 2002050760A JP 2000236024 A JP2000236024 A JP 2000236024A JP 2000236024 A JP2000236024 A JP 2000236024A JP 2002050760 A JP2002050760 A JP 2002050760A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- region
- body contact
- adjacent
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000005452 bending Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000007547 defect Effects 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 47
- 239000010410 layer Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910001416 lithium ion Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】トレンチ型のパワーＭＯＳＦＥＴの配線方法と
しては格子状またはストライプ状に形成する方法がある
が、格子状の場合はボディコンタクト領域のコンタクト
不良によるリーク電流の発生があり、ストライプ状では
オン抵抗が向上できないなどの問題があった。 【解決手段】本発明はストライプ状のトレンチにおい
て、隣接するトレンチを半導体基板上で幅広部と幅狭部
ができるように曲折して形成し、隣接する幅広部と幅狭
部を交互に配置して幅広部にボディコンタクト領域を配
置するものである。この形状により電位の安定性を向上
させ、リーク電流を低減できる。さらに、オン抵抗も低
減でき、単位面積あたりのチャネル幅を向上させながら
ルール上有利となる利点を有する。
しては格子状またはストライプ状に形成する方法がある
が、格子状の場合はボディコンタクト領域のコンタクト
不良によるリーク電流の発生があり、ストライプ状では
オン抵抗が向上できないなどの問題があった。 【解決手段】本発明はストライプ状のトレンチにおい
て、隣接するトレンチを半導体基板上で幅広部と幅狭部
ができるように曲折して形成し、隣接する幅広部と幅狭
部を交互に配置して幅広部にボディコンタクト領域を配
置するものである。この形状により電位の安定性を向上
させ、リーク電流を低減できる。さらに、オン抵抗も低
減でき、単位面積あたりのチャネル幅を向上させながら
ルール上有利となる利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型電界効
果半導体装置に係り、特にオン抵抗を低減し、基板電位
の安定性を向上してドレイン−ソース間のリーク電流を
低減する絶縁ゲート型電界効果半導体装置に関する。
果半導体装置に係り、特にオン抵抗を低減し、基板電位
の安定性を向上してドレイン−ソース間のリーク電流を
低減する絶縁ゲート型電界効果半導体装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。オン抵抗を低減するにはより多くの電流経路を得
る必要があり、そのためには微細化によりセルピッチを
縮小するなどしてセルの高集積化を図り、単位面積あた
りのチャネル幅を広げることが主な技術となっている。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。オン抵抗を低減するにはより多くの電流経路を得
る必要があり、そのためには微細化によりセルピッチを
縮小するなどしてセルの高集積化を図り、単位面積あた
りのチャネル幅を広げることが主な技術となっている。
【０００３】図４および図５に従来の配線パターンによ
るトレンチ型のパワーＭＯＳＦＥＴの上面図を示す。
るトレンチ型のパワーＭＯＳＦＥＴの上面図を示す。
【０００４】図４は、トレンチ２７を格子状に形成した
ＭＯＳＦＥＴの上面図である。トレンチ型ＭＯＳＦＥＴ
は、格子状のトレンチ２７と、トレンチ２７に埋設され
たゲート電極３２と、トレンチ２７に沿って設けられた
ソース領域３３と、ソース領域３３に囲まれた領域に設
けたボディコンタクト領域３５とから構成される。な
お、層間絶縁膜およびソース電極は省略してある。
ＭＯＳＦＥＴの上面図である。トレンチ型ＭＯＳＦＥＴ
は、格子状のトレンチ２７と、トレンチ２７に埋設され
たゲート電極３２と、トレンチ２７に沿って設けられた
ソース領域３３と、ソース領域３３に囲まれた領域に設
けたボディコンタクト領域３５とから構成される。な
お、層間絶縁膜およびソース電極は省略してある。
【０００５】また、破線で示した部分がトレンチ型ＭＯ
ＳＦＥＴの１つのセル３８となる。
ＳＦＥＴの１つのセル３８となる。
【０００６】トレンチ２７は幅を約１μｍとし、実動作
領域上で約５μｍ間隔の格子状に形成し、内壁をゲート
酸化膜（図示せず）で被覆する。
領域上で約５μｍ間隔の格子状に形成し、内壁をゲート
酸化膜（図示せず）で被覆する。
【０００７】ゲート電極３２はトレンチ２７内にポリシ
リコンを埋設し、不純物を導入して低抵抗化を図る。
リコンを埋設し、不純物を導入して低抵抗化を図る。
【０００８】ソース領域３３はトレンチ２７に沿って設
けられ、四角またはそれに準じる形状になる。これによ
り、電流経路となる単位面積あたりのチャネル領域の幅
（チャネル幅）を増やすことができ、オン抵抗が低減で
きる。
けられ、四角またはそれに準じる形状になる。これによ
り、電流経路となる単位面積あたりのチャネル領域の幅
（チャネル幅）を増やすことができ、オン抵抗が低減で
きる。
【０００９】ボディコンタクト領域３５は基板の電位安
定化のために、2μｍ程度四方の正方形もしくはそれに
準じる形状で、ソース領域３３に囲まれて島状に形成さ
れる。
定化のために、2μｍ程度四方の正方形もしくはそれに
準じる形状で、ソース領域３３に囲まれて島状に形成さ
れる。
【００１０】チャネル領域（図示せず）はソース領域３
３からトレンチ２７の深さ方向に、ゲート酸化膜（図示
せず）を介してゲート電極３２に隣接して形成される。
３からトレンチ２７の深さ方向に、ゲート酸化膜（図示
せず）を介してゲート電極３２に隣接して形成される。
【００１１】図５はトレンチ２７をストライプ状に形成
したＭＯＳＦＥＴの上面図である。トレンチ２７を約５
μｍ間隔のストライプ状に形成するので、それに沿って
設けられるソース領域３３もストライプ状になり、複数
のセル３８間でソース領域３３は連続している。ボディ
コンタクト領域３５はソース領域３３のほぼ中心部に、
ソース領域３３と隣接して島状に複数形成する。
したＭＯＳＦＥＴの上面図である。トレンチ２７を約５
μｍ間隔のストライプ状に形成するので、それに沿って
設けられるソース領域３３もストライプ状になり、複数
のセル３８間でソース領域３３は連続している。ボディ
コンタクト領域３５はソース領域３３のほぼ中心部に、
ソース領域３３と隣接して島状に複数形成する。
【００１２】これにより１つのセル３８でボディコンタ
クト領域３５がコンタクト不良となっても、格子状に形
成した場合と異なり、チャネル領域（図示せず）は連続
しているため、基板の電位は安定する。
クト領域３５がコンタクト不良となっても、格子状に形
成した場合と異なり、チャネル領域（図示せず）は連続
しているため、基板の電位は安定する。
【００１３】図６に従来のトレンチ構造のパワーＭＯＳ
ＦＥＴの構造をＮチャネル型を例に示す。
ＦＥＴの構造をＮチャネル型を例に示す。
【００１４】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。
【００１５】トレンチ２７に隣接したチャネル層２４表
面にはＮ+型のソース領域３３が形成され、隣り合う２
つのセル３８のソース領域３３間のチャネル層２４表面
にはＰ+型のボディコンタクト領域３５を設ける。さら
にチャネル層２４にはソース領域３３からトレンチ２７
に沿ってチャネル領域３４が形成される。
面にはＮ+型のソース領域３３が形成され、隣り合う２
つのセル３８のソース領域３３間のチャネル層２４表面
にはＰ+型のボディコンタクト領域３５を設ける。さら
にチャネル層２４にはソース領域３３からトレンチ２７
に沿ってチャネル領域３４が形成される。
【００１６】ゲート電極３２上は層間絶縁膜３６で覆
い、ソース領域３３およびボディコンタクト領域３５に
コンタクトするソース電極３７を設ける。
い、ソース領域３３およびボディコンタクト領域３５に
コンタクトするソース電極３７を設ける。
【００１７】
【発明が解決しようとする課題】かかる従来のトレンチ
の形状では次のような問題があった。
の形状では次のような問題があった。
【００１８】まず、トレンチを格子状に形成するパター
ンでは、１つのセル３８がトレンチ２７に囲まれて島状
になり、高集積化を図るためにボディコンタクト領域３
５は微小な面積に形成される。このためソース電極３７
をスパッタするときに混入させるシリコンの粒（シリコ
ンノジュール）がボディコンタクト領域３５を塞いでし
まうことがあり、その結果ゲート電極３２により誘起さ
れたチャネル領域３４の電荷の逃げ道がなくなってしま
う。
ンでは、１つのセル３８がトレンチ２７に囲まれて島状
になり、高集積化を図るためにボディコンタクト領域３
５は微小な面積に形成される。このためソース電極３７
をスパッタするときに混入させるシリコンの粒（シリコ
ンノジュール）がボディコンタクト領域３５を塞いでし
まうことがあり、その結果ゲート電極３２により誘起さ
れたチャネル領域３４の電荷の逃げ道がなくなってしま
う。
【００１９】つまり島状の１つのセル３８でチャネル領
域３４の電位が浮き、あたかも常にゲート電極３２によ
って電圧が印加されていると同じ状態となり、チャネル
が開いた状態になる。その結果、そのセル３８から電流
がリークし、それがドレイン−ソース間のリーク電流の
原因となると考えられる。
域３４の電位が浮き、あたかも常にゲート電極３２によ
って電圧が印加されていると同じ状態となり、チャネル
が開いた状態になる。その結果、そのセル３８から電流
がリークし、それがドレイン−ソース間のリーク電流の
原因となると考えられる。
【００２０】一方、トレンチ２７をストライプ状に形成
するパターンでは、１つのセル３８でボディコンタクト
領域３５がコンタクト不良となっても複数のセル３８間
でチャネル領域３４は連続している。そのため、シリコ
ンノジュールの影響を受けず、基板の電位はトレンチ２
７を格子状に形成した場合よりも安定する。その結果、
ドレイン−ソース間のリーク電流は発生しないと考えら
れる。
するパターンでは、１つのセル３８でボディコンタクト
領域３５がコンタクト不良となっても複数のセル３８間
でチャネル領域３４は連続している。そのため、シリコ
ンノジュールの影響を受けず、基板の電位はトレンチ２
７を格子状に形成した場合よりも安定する。その結果、
ドレイン−ソース間のリーク電流は発生しないと考えら
れる。
【００２１】しかし、ストライプ状に形成するパターン
では各トレンチ２７の間隔をボディコンタクト領域３５
の大きさ（幅約2μｍ程度）に合わせて設計するので、
格子状のトレンチに比べて単位面積あたりのチャネル領
域３４を多くできない。従ってオン抵抗に関しては、格
子状に形成した場合よりも不利となり、低オン抵抗化に
は不向きであった。
では各トレンチ２７の間隔をボディコンタクト領域３５
の大きさ（幅約2μｍ程度）に合わせて設計するので、
格子状のトレンチに比べて単位面積あたりのチャネル領
域３４を多くできない。従ってオン抵抗に関しては、格
子状に形成した場合よりも不利となり、低オン抵抗化に
は不向きであった。
【００２２】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる半導体基板と、該基板
表面に設けたストライプ状の複数のトレンチと、該トレ
ンチ表面に設けたゲート絶縁膜と、前記トレンチに埋め
込まれたゲート電極と、前記トレンチに隣接し前記基板
表面に設けたソース領域とを具備する絶縁ゲート型電界
効果半導体装置において、前記トレンチを曲折させて隣
接するトレンチで挟まれる基板表面に幅広部と幅狭部を
設け、前記幅広部にボディコンタクト領域を形成するこ
とを特徴とするもので、ボディコンタクト領域でコンタ
クト不良になった場合でも基板電位の安定性を向上して
リーク電流を防ぎ、且つ低オン抵抗化が図れる絶縁ゲー
ト型電界効果半導体装置を提供できる。
みてなされ、ドレイン領域となる半導体基板と、該基板
表面に設けたストライプ状の複数のトレンチと、該トレ
ンチ表面に設けたゲート絶縁膜と、前記トレンチに埋め
込まれたゲート電極と、前記トレンチに隣接し前記基板
表面に設けたソース領域とを具備する絶縁ゲート型電界
効果半導体装置において、前記トレンチを曲折させて隣
接するトレンチで挟まれる基板表面に幅広部と幅狭部を
設け、前記幅広部にボディコンタクト領域を形成するこ
とを特徴とするもので、ボディコンタクト領域でコンタ
クト不良になった場合でも基板電位の安定性を向上して
リーク電流を防ぎ、且つ低オン抵抗化が図れる絶縁ゲー
ト型電界効果半導体装置を提供できる。
【００２３】
【発明の実施の形態】本発明の実施の形態を図１から図
３を参照して詳細に説明する。
３を参照して詳細に説明する。
【００２４】図１はトレンチ型パワーＭＯＳＦＥＴの上
面図である。
面図である。
【００２５】トレンチ型ＭＯＳＦＥＴは、ドレイン領域
となる半導体基板表面に設けたストライプ状で曲折した
複数のトレンチ７と、トレンチ７に埋め込まれたゲート
電極１２と、トレンチ７に隣接し基板表面に設けたソー
ス領域１３と、ソース領域１３に隣接して設けられたボ
ディコンタクト領域１５とから構成される。なお、層間
絶縁膜およびソース電極は省略してある。
となる半導体基板表面に設けたストライプ状で曲折した
複数のトレンチ７と、トレンチ７に埋め込まれたゲート
電極１２と、トレンチ７に隣接し基板表面に設けたソー
ス領域１３と、ソース領域１３に隣接して設けられたボ
ディコンタクト領域１５とから構成される。なお、層間
絶縁膜およびソース電極は省略してある。
【００２６】また、破線で示した部分がトレンチ型ＭＯ
ＳＦＥＴの１つのセル１８となる。
ＳＦＥＴの１つのセル１８となる。
【００２７】トレンチ７は、幅約１μｍでドレイン領域
となる半導体基板表面にストライプ状に複数本形成され
る。このとき隣接するトレンチ７で挟まれる基板表面に
幅広部と幅狭部ができるようにトレンチ７を曲折させ
る。例えば、幅狭部はボディコンタクト領域１５よりも
幅を狭めて約１μｍとし、幅広部はボディコンタクト領
域１５よりも幅が充分広くなるように曲折させて約６μ
ｍとする。さらに隣接する幅狭部と幅広部を交互に配置
する。
となる半導体基板表面にストライプ状に複数本形成され
る。このとき隣接するトレンチ７で挟まれる基板表面に
幅広部と幅狭部ができるようにトレンチ７を曲折させ
る。例えば、幅狭部はボディコンタクト領域１５よりも
幅を狭めて約１μｍとし、幅広部はボディコンタクト領
域１５よりも幅が充分広くなるように曲折させて約６μ
ｍとする。さらに隣接する幅狭部と幅広部を交互に配置
する。
【００２８】ゲート電極１２はトレンチ７内にポリシリ
コンを埋設し、不純物を導入して低抵抗化を図る。
コンを埋設し、不純物を導入して低抵抗化を図る。
【００２９】ソース領域１３はトレンチ７に隣接して半
導体基板表面に設けられる。曲折したストライプ状のト
レンチ７の形状に沿って設けられるので、ソース領域１
３は複数のセル間で連続しており、また幅狭部にはソー
ス領域１３のみを設けるので、単位面積あたりのソース
領域１３の周辺長が従来の格子状のパターンよりも増加
する。つまり電流経路となる単位面積あたりのチャネル
領域の幅（チャネル幅）を増やすことができるので、オ
ン抵抗が低減できる。
導体基板表面に設けられる。曲折したストライプ状のト
レンチ７の形状に沿って設けられるので、ソース領域１
３は複数のセル間で連続しており、また幅狭部にはソー
ス領域１３のみを設けるので、単位面積あたりのソース
領域１３の周辺長が従来の格子状のパターンよりも増加
する。つまり電流経路となる単位面積あたりのチャネル
領域の幅（チャネル幅）を増やすことができるので、オ
ン抵抗が低減できる。
【００３０】ボディコンタクト領域１５は、基板の電位
安定化のために曲折したトレンチ７の幅広部でソース領
域１３に隣接して2μｍ四方程度の正方形またはそれに
準じる形状に形成される。
安定化のために曲折したトレンチ７の幅広部でソース領
域１３に隣接して2μｍ四方程度の正方形またはそれに
準じる形状に形成される。
【００３１】図２に本発明のトレンチ型のパワーＭＯＳ
ＦＥＴの断面構造をＮチャネル型を例に説明する。この
断面図は図１のＸ-Ｘ線の断面と対応している。
ＦＥＴの断面構造をＮチャネル型を例に説明する。この
断面図は図１のＸ-Ｘ線の断面と対応している。
【００３２】トレンチ型パワーＭＯＳＦＥＴは、ドレイ
ン領域２となる一導電型の半導体基板と、半導体基板表
面に設けた逆導電型のチャネル層４と、チャネル層４を
貫通しドレイン領域２まで達するトレンチ７と、トレン
チ７の内壁に設けたゲート酸化膜８と、トレンチ７に埋
設されたゲート電極１２と、チャネル層４表面でトレン
チ７に隣接して設けられた一導電型のソース領域１３
と、隣接するソース領域１３の間に設けられた逆導電型
のボディコンタクト領域１５とから構成される。
ン領域２となる一導電型の半導体基板と、半導体基板表
面に設けた逆導電型のチャネル層４と、チャネル層４を
貫通しドレイン領域２まで達するトレンチ７と、トレン
チ７の内壁に設けたゲート酸化膜８と、トレンチ７に埋
設されたゲート電極１２と、チャネル層４表面でトレン
チ７に隣接して設けられた一導電型のソース領域１３
と、隣接するソース領域１３の間に設けられた逆導電型
のボディコンタクト領域１５とから構成される。
【００３３】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
【００３４】チャネル層４は、半導体基板表面にＰ型の
イオンを注入して設けられる。
イオンを注入して設けられる。
【００３５】トレンチ７は、チャネル層４を貫通し、ド
レイン領域２まで到達している。トレンチ７はストライ
プ状で、隣接するトレンチ７により半導体基板表面に幅
広部と幅狭部ができるように曲折させる。幅広部のチャ
ネル層４表面にはトレンチ７に隣接してソース領域１３
を設け、さらにソース領域１３に隣接してボディコンタ
クト領域１５を設ける。幅狭部のチャネル層４表面には
ソース領域１３のみを設ける。さらに隣接する幅広部と
幅狭部を交互に配置する。
レイン領域２まで到達している。トレンチ７はストライ
プ状で、隣接するトレンチ７により半導体基板表面に幅
広部と幅狭部ができるように曲折させる。幅広部のチャ
ネル層４表面にはトレンチ７に隣接してソース領域１３
を設け、さらにソース領域１３に隣接してボディコンタ
クト領域１５を設ける。幅狭部のチャネル層４表面には
ソース領域１３のみを設ける。さらに隣接する幅広部と
幅狭部を交互に配置する。
【００３６】ゲート酸化膜８は、トレンチ７内壁を熱酸
化して駆動電圧に応じて数百Åの厚みに形成される。
化して駆動電圧に応じて数百Åの厚みに形成される。
【００３７】ゲート電極１２は、トレンチ７にポリシリ
コンを埋設して形成され、不純物を導入して低抵抗化を
図る。
コンを埋設して形成され、不純物を導入して低抵抗化を
図る。
【００３８】ソース領域１３はトレンチ７に隣接したチ
ャネル層４表面にＮ+型のイオンを注入して設けられ
る。また、曲折したストライプ状のトレンチ７に沿って
形成されるので、ソース領域１３は複数のセル１８間で
連続しており、また幅狭部のソース領域１３により、従
来のパターンに比べて単位面積あたりのソース領域１３
の周辺長を稼ぐことができる。
ャネル層４表面にＮ+型のイオンを注入して設けられ
る。また、曲折したストライプ状のトレンチ７に沿って
形成されるので、ソース領域１３は複数のセル１８間で
連続しており、また幅狭部のソース領域１３により、従
来のパターンに比べて単位面積あたりのソース領域１３
の周辺長を稼ぐことができる。
【００３９】ソース領域１３の周辺長の増加は、電流経
路であるチャネル幅を増加させることになる。
路であるチャネル幅を増加させることになる。
【００４０】チャネル領域１４はソース領域１３からト
レンチ７の深さ方向に、ゲート酸化膜８を介してゲート
電極１２に隣接して形成される。ソース領域１３に沿っ
て形成されるので、チャネル領域１４は複数のセル１８
間で連続しており、１つのセル１８でボディコンタクト
領域１５がコンタクト不良になる場合でもチャネル領域
１４の電位が浮かず、ドレイン−ソース間のリーク電流
を防げる。
レンチ７の深さ方向に、ゲート酸化膜８を介してゲート
電極１２に隣接して形成される。ソース領域１３に沿っ
て形成されるので、チャネル領域１４は複数のセル１８
間で連続しており、１つのセル１８でボディコンタクト
領域１５がコンタクト不良になる場合でもチャネル領域
１４の電位が浮かず、ドレイン−ソース間のリーク電流
を防げる。
【００４１】ボディコンタクト領域１５は、トレンチ７
によって設けられた幅広部のチャネル層４表面で隣接す
るソース領域１３の間にＰ+型イオンを導入して幅2μｍ
程度に形成され、基板の電位安定化のために用いられ
る。
によって設けられた幅広部のチャネル層４表面で隣接す
るソース領域１３の間にＰ+型イオンを導入して幅2μｍ
程度に形成され、基板の電位安定化のために用いられ
る。
【００４２】層間絶縁膜１６は少なくともゲート電極１
２上を覆うように酸化膜を堆積する。
２上を覆うように酸化膜を堆積する。
【００４３】ソース電極１７は全面にAl-Siなどの金属
膜をスパッタして形成する。
膜をスパッタして形成する。
【００４４】本発明の特徴は、ストライプ状のトレンチ
７を曲折させて隣接するトレンチ７で挟まれる基板表面
に幅広部と幅狭部を設け、隣接する幅広部と幅狭部を交
互に配置し、幅広部にソース領域１３とボディコンタク
ト領域１５を形成し、幅狭部にソース領域１３のみを形
成することにある。
７を曲折させて隣接するトレンチ７で挟まれる基板表面
に幅広部と幅狭部を設け、隣接する幅広部と幅狭部を交
互に配置し、幅広部にソース領域１３とボディコンタク
ト領域１５を形成し、幅狭部にソース領域１３のみを形
成することにある。
【００４５】これにより第１に、幅狭部で隣接するトレ
ンチ７の間隔を約１μｍまで大幅に狭めることができ、
トレンチ７の数を増やせる。その結果、従来のパターン
に比べて単位面積あたりのソース領域１３の周辺長を稼
げるので、電流経路であるチャネル幅も増加する。
ンチ７の間隔を約１μｍまで大幅に狭めることができ、
トレンチ７の数を増やせる。その結果、従来のパターン
に比べて単位面積あたりのソース領域１３の周辺長を稼
げるので、電流経路であるチャネル幅も増加する。
【００４６】具体的には、従来ではセル面積が格子状お
よびストライプ状ともに25μｍ2で、トレンチ幅が1μｍ
であり、チャネル幅が格子状で16μｍ、ストライプ状で
10μｍとなるので、単位面積あたりのチャネル幅は格子
状の場合0.64（16/25）μｍ、従来のストライプ状の場
合が0.4(10/25)μｍとなる。本発明の実施の形態では、
隣接する幅狭部のトレンチの間隔が１μｍ、セル面積30
μｍ2、トレンチ幅１μｍ、チャネル幅が24μｍとなる
ので、単位面積あたりのチャネル幅は0.8(24/30)μｍと
なる。
よびストライプ状ともに25μｍ2で、トレンチ幅が1μｍ
であり、チャネル幅が格子状で16μｍ、ストライプ状で
10μｍとなるので、単位面積あたりのチャネル幅は格子
状の場合0.64（16/25）μｍ、従来のストライプ状の場
合が0.4(10/25)μｍとなる。本発明の実施の形態では、
隣接する幅狭部のトレンチの間隔が１μｍ、セル面積30
μｍ2、トレンチ幅１μｍ、チャネル幅が24μｍとなる
ので、単位面積あたりのチャネル幅は0.8(24/30)μｍと
なる。
【００４７】従って、本発明の実施の形態ではオン抵抗
で有利であった格子状のパターンに比べて単位面積あた
りのチャネル幅が25％増加する。オン抵抗は単位面積あ
たりのチャネル幅に比例して低減するので、オン抵抗が
25％低減できることになる。
で有利であった格子状のパターンに比べて単位面積あた
りのチャネル幅が25％増加する。オン抵抗は単位面積あ
たりのチャネル幅に比例して低減するので、オン抵抗が
25％低減できることになる。
【００４８】第２に、曲折したストライプ状なのでソー
ス領域１３およびチャネル領域１４は複数のセル１８間
で連続しており、１つのセル１８でボディコンタクト領
域１５がシリコンノジュールなどで塞がれた場合でもそ
のセル１８のチャネル領域１４の電位が浮かず、ドレイ
ン−ソース間のリーク電流を防ぐことができる。
ス領域１３およびチャネル領域１４は複数のセル１８間
で連続しており、１つのセル１８でボディコンタクト領
域１５がシリコンノジュールなどで塞がれた場合でもそ
のセル１８のチャネル領域１４の電位が浮かず、ドレイ
ン−ソース間のリーク電流を防ぐことができる。
【００４９】第３に、単位面積あたりのチャネル幅を向
上させてもルール上有利となる。
上させてもルール上有利となる。
【００５０】また、図３に示すようにボディコンタクト
領域１５の周辺で六角形になるようにトレンチ７を曲折
しても同等の効果が得られる。
領域１５の周辺で六角形になるようにトレンチ７を曲折
しても同等の効果が得られる。
【００５１】
【発明の効果】本発明に依れば、第１に、トレンチ７を
曲折させて幅広部と幅狭部を設けることにより、幅広部
にソース領域１３とボディコンタクト領域１５を形成
し、幅狭部にはソース領域１３のみを形成できる。つま
り隣接するトレンチ７の間隔を幅狭部で従来より大幅に
狭めることができ、トレンチ７の数が増加する。
曲折させて幅広部と幅狭部を設けることにより、幅広部
にソース領域１３とボディコンタクト領域１５を形成
し、幅狭部にはソース領域１３のみを形成できる。つま
り隣接するトレンチ７の間隔を幅狭部で従来より大幅に
狭めることができ、トレンチ７の数が増加する。
【００５２】この結果、従来のパターンに比べて単位面
積あたりのチャネル幅が増加し、オン抵抗が低減でき
る。具体的にはオン抵抗で有利であった従来の格子状の
パターンに比べて単位面積あたりのチャネル幅が25％増
加するので、オン抵抗は25%と大幅に低減できることに
なる。
積あたりのチャネル幅が増加し、オン抵抗が低減でき
る。具体的にはオン抵抗で有利であった従来の格子状の
パターンに比べて単位面積あたりのチャネル幅が25％増
加するので、オン抵抗は25%と大幅に低減できることに
なる。
【００５３】第２に、曲折したストライプ状なのでソー
ス領域１３およびチャネル領域１４は複数のセル１８間
で連続しており、１つのセル１８でボディコンタクト領
域１５がシリコンノジュールなどで塞がれた場合でもそ
のセル１８のチャネル領域１４の電位が浮かず、基板電
位の安定性が向上する。従ってドレイン−ソース間のリ
ーク電流を防ぐことができる。
ス領域１３およびチャネル領域１４は複数のセル１８間
で連続しており、１つのセル１８でボディコンタクト領
域１５がシリコンノジュールなどで塞がれた場合でもそ
のセル１８のチャネル領域１４の電位が浮かず、基板電
位の安定性が向上する。従ってドレイン−ソース間のリ
ーク電流を防ぐことができる。
【００５４】第３に、単位面積あたりのチャネル幅を向
上させてもルール上有利となる。
上させてもルール上有利となる。
【００５５】従って、基板の電位安定化と低オン抵抗化
を兼ね備え、単位面積あたりのチャネル幅を向上させて
もルール上有利となる絶縁ゲート型電界効果半導体装置
を提供できる。
を兼ね備え、単位面積あたりのチャネル幅を向上させて
もルール上有利となる絶縁ゲート型電界効果半導体装置
を提供できる。
【図１】本発明の絶縁ゲート型電界効果半導体装置を説
明する上面図である。
明する上面図である。
【図２】本発明の絶縁ゲート型電界効果半導体装置を説
明する断面図である。
明する断面図である。
【図３】本発明の絶縁ゲート型電界効果半導体装置を説
明する上面図である。
明する上面図である。
【図４】従来の絶縁ゲート型電界効果半導体装置を説明
する上面図である。
する上面図である。
【図５】従来の絶縁ゲート型電界効果半導体装置を説明
する上面図である。
する上面図である。
【図６】従来の絶縁ゲート型電界効果半導体装置を説明
する断面図である。
する断面図である。
Claims (3)
- 【請求項１】 ドレイン領域となる半導体基板と、該基
板表面に設けたストライプ状の複数のトレンチと、該ト
レンチ表面に設けたゲート絶縁膜と、前記トレンチに埋
め込まれたゲート電極と、前記トレンチに隣接し前記基
板表面に設けたソース領域とを具備する絶縁ゲート型電
界効果半導体装置において、前記トレンチを曲折させて
隣接するトレンチで挟まれる基板表面に幅広部と幅狭部
を設け、前記幅広部にボディコンタクト領域を形成する
ことを特徴とする絶縁ゲート型電界効果半導体装置。 - 【請求項２】 前記幅狭部はボディコンタクト領域の大
きさより幅狭にすることを特徴とする請求項１に記載の
絶縁ゲート型電界効果半導体装置。 - 【請求項３】 隣接する前記幅狭部と前記幅広部を交互
に配置することを特徴とする請求項１に記載の絶縁ゲー
ト型電界効果半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236024A JP3524850B2 (ja) | 2000-08-03 | 2000-08-03 | 絶縁ゲート型電界効果半導体装置 |
| US09/917,239 US6576955B2 (en) | 2000-08-03 | 2001-07-30 | Insulated gate field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000236024A JP3524850B2 (ja) | 2000-08-03 | 2000-08-03 | 絶縁ゲート型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002050760A true JP2002050760A (ja) | 2002-02-15 |
| JP3524850B2 JP3524850B2 (ja) | 2004-05-10 |
Family
ID=18728139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000236024A Expired - Fee Related JP3524850B2 (ja) | 2000-08-03 | 2000-08-03 | 絶縁ゲート型電界効果半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6576955B2 (ja) |
| JP (1) | JP3524850B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209731A (ja) * | 2004-01-20 | 2005-08-04 | Seiko Instruments Inc | トレンチゲート型ｍｏｓトランジスタとその作成法 |
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
| WO2007015500A1 (ja) * | 2005-08-03 | 2007-02-08 | Sharp Kabushiki Kaisha | トレンチ型ｍｉｓｆｅｔ |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| JP2008098643A (ja) * | 2006-10-16 | 2008-04-24 | Dongbu Hitek Co Ltd | パワーモスエフ・イー・ティー |
| JP2009076738A (ja) * | 2007-09-21 | 2009-04-09 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2009088198A (ja) * | 2007-09-28 | 2009-04-23 | Rohm Co Ltd | 半導体装置 |
| JP2009224734A (ja) * | 2008-03-19 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | トレンチゲート構造を有するｍｏｓ型半導体装置およびその製造方法 |
| US8008734B2 (en) | 2007-01-11 | 2011-08-30 | Fuji Electric Co., Ltd. | Power semiconductor device |
| JP2012064652A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
| US8198676B2 (en) | 2009-03-04 | 2012-06-12 | Fuji Electric Co., Ltd. | P-channel silicon carbide MOSFET |
| US8247867B2 (en) | 2009-10-20 | 2012-08-21 | Mitsubishi Electric Corporation | Semiconductor device |
| KR20130103430A (ko) | 2012-03-09 | 2013-09-23 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
| WO2013161568A1 (ja) * | 2012-04-23 | 2013-10-31 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| WO2014174911A1 (ja) * | 2013-04-23 | 2014-10-30 | 三菱電機株式会社 | 半導体装置 |
| US9012991B2 (en) | 2013-08-05 | 2015-04-21 | Seiko Epson Corporation | Semiconductor device |
| JP2015185793A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社豊田中央研究所 | 半導体装置 |
| JP2016072402A (ja) * | 2014-09-30 | 2016-05-09 | サンケン電気株式会社 | 半導体装置 |
| CN108010963A (zh) * | 2016-10-27 | 2018-05-08 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| JP2022047399A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4604444B2 (ja) * | 2002-12-24 | 2011-01-05 | トヨタ自動車株式会社 | 埋設ゲート型半導体装置 |
| US7313231B2 (en) * | 2003-09-02 | 2007-12-25 | At&T Bls Intellectual Property, Inc. | Methods, apparatus and computer program products for routing phone calls to a PSTN or a packet switched network based on called number |
| CN112614879A (zh) * | 2020-11-27 | 2021-04-06 | 株洲中车时代半导体有限公司 | 碳化硅器件的元胞结构、其制备方法及碳化硅器件 |
| CN117352554B (zh) * | 2023-12-04 | 2024-02-27 | 赛晶亚太半导体科技(北京)有限公司 | 一种具有栅极沟槽的半导体功率器件 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410170A (en) * | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
| US6049108A (en) | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| US5972741A (en) | 1996-10-31 | 1999-10-26 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP3281844B2 (ja) | 1997-08-26 | 2002-05-13 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP3329707B2 (ja) * | 1997-09-30 | 2002-09-30 | 株式会社東芝 | 半導体装置 |
| JP2001102576A (ja) | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | 半導体装置 |
| JP3540691B2 (ja) | 1999-10-20 | 2004-07-07 | 三洋電機株式会社 | 半導体装置とその製造方法 |
-
2000
- 2000-08-03 JP JP2000236024A patent/JP3524850B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-30 US US09/917,239 patent/US6576955B2/en not_active Expired - Lifetime
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209731A (ja) * | 2004-01-20 | 2005-08-04 | Seiko Instruments Inc | トレンチゲート型ｍｏｓトランジスタとその作成法 |
| JP2006147718A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2006278353A (ja) * | 2005-03-25 | 2006-10-12 | Nec Electronics Corp | 半導体装置 |
| WO2007015500A1 (ja) * | 2005-08-03 | 2007-02-08 | Sharp Kabushiki Kaisha | トレンチ型ｍｉｓｆｅｔ |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| JP2008098643A (ja) * | 2006-10-16 | 2008-04-24 | Dongbu Hitek Co Ltd | パワーモスエフ・イー・ティー |
| US7944001B2 (en) | 2006-10-16 | 2011-05-17 | Dongbu Hitek Co., Ltd. | Power mosfet including inter-source connection pattern |
| US8008734B2 (en) | 2007-01-11 | 2011-08-30 | Fuji Electric Co., Ltd. | Power semiconductor device |
| JP2009076738A (ja) * | 2007-09-21 | 2009-04-09 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP2009088198A (ja) * | 2007-09-28 | 2009-04-23 | Rohm Co Ltd | 半導体装置 |
| JP2009224734A (ja) * | 2008-03-19 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | トレンチゲート構造を有するｍｏｓ型半導体装置およびその製造方法 |
| US8198676B2 (en) | 2009-03-04 | 2012-06-12 | Fuji Electric Co., Ltd. | P-channel silicon carbide MOSFET |
| KR101231077B1 (ko) * | 2009-10-20 | 2013-02-07 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| US8247867B2 (en) | 2009-10-20 | 2012-08-21 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2012064652A (ja) * | 2010-09-14 | 2012-03-29 | Seiko Instruments Inc | 半導体装置 |
| US9231081B2 (en) | 2012-03-09 | 2016-01-05 | Seiko Instruments Inc. | Method of manufacturing a semiconductor device |
| KR20130103430A (ko) | 2012-03-09 | 2013-09-23 | 세이코 인스트루 가부시키가이샤 | 반도체 장치의 제조 방법 |
| WO2013161568A1 (ja) * | 2012-04-23 | 2013-10-31 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPWO2013161568A1 (ja) * | 2012-04-23 | 2015-12-24 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| WO2014174911A1 (ja) * | 2013-04-23 | 2014-10-30 | 三菱電機株式会社 | 半導体装置 |
| US9012991B2 (en) | 2013-08-05 | 2015-04-21 | Seiko Epson Corporation | Semiconductor device |
| JP2015185793A (ja) * | 2014-03-26 | 2015-10-22 | 株式会社豊田中央研究所 | 半導体装置 |
| US9437700B2 (en) | 2014-03-26 | 2016-09-06 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device |
| JP2016072402A (ja) * | 2014-09-30 | 2016-05-09 | サンケン電気株式会社 | 半導体装置 |
| CN108010963A (zh) * | 2016-10-27 | 2018-05-08 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| CN108010963B (zh) * | 2016-10-27 | 2022-01-11 | 意法半导体股份有限公司 | 具有减小的饱和电压的竖直沟道半导体器件 |
| JP2022047399A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | 半導体装置 |
| JP7374871B2 (ja) | 2020-09-11 | 2023-11-07 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020043684A1 (en) | 2002-04-18 |
| US6576955B2 (en) | 2003-06-10 |
| JP3524850B2 (ja) | 2004-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3524850B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| KR100288906B1 (ko) | 절연게이트형 반도체장치 및 그의 제조방법 | |
| US8304315B2 (en) | Integration of a sense FET into a discrete power MOSFET | |
| US7439137B2 (en) | Method for manufacturing semiconductor device | |
| JPH01138759A (ja) | 高耐圧プレーナ素子 | |
| JP2004528719A (ja) | 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ | |
| JP2003258254A (ja) | 絶縁ゲート型半導体装置及びゲート配線構造の製造方法 | |
| CN101132024B (zh) | 绝缘栅型半导体装置 | |
| JPH06244412A (ja) | 高耐圧ｍｉｓ電界効果トランジスタ | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| US20020179967A1 (en) | Semiconductor device | |
| JP2001257349A (ja) | Ｍｏｓｆｅｔの保護装置 | |
| JP2005302952A (ja) | 半導体装置 | |
| JP4906184B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP2002043574A (ja) | Ｍｏｓｆｅｔの保護装置およびその製造方法 | |
| CN211017088U (zh) | 一种集成esd的vdmos器件 | |
| US6940128B1 (en) | Semiconductor device for power MOS transistor module | |
| JP2001352063A (ja) | 絶縁ゲート型半導体装置 | |
| JP3953280B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP2003008008A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2001320051A (ja) | 絶縁ゲート型半導体装置 | |
| JP2004281524A (ja) | 半導体装置 | |
| JP2007134500A (ja) | 双方向半導体装置 | |
| JP2002158233A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP2001274397A (ja) | 絶縁ゲート型半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031222 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040213 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |