JP2001352063A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2001352063A JP2001352063A JP2000173202A JP2000173202A JP2001352063A JP 2001352063 A JP2001352063 A JP 2001352063A JP 2000173202 A JP2000173202 A JP 2000173202A JP 2000173202 A JP2000173202 A JP 2000173202A JP 2001352063 A JP2001352063 A JP 2001352063A
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Abstract
(57)【要約】
【課題】トレンチ型のパワーＭＯＳＦＥＴではオン抵抗
低減のためにセル密度を向上させ、高集積化を図ってき
たが、セルの微細化の限界や、ボディコンタクト領域の
縮小によるシリコンノジュールの発生でコンタクト不良
を招くなどの問題があった。 【解決手段】本発明は帯状のボディコンタクト領域から
ひだ状に突出したソース領域を形成するもので、これに
より基板ダイオードが共用でき、ソース周辺長が大きく
なるので、ソース領域からトレンチ深さ方向に形成され
るチャネル領域の幅も増大させることができる。これに
よりより多くの電流経路を確保できるのでオン抵抗の低
減に大きく寄与できる利点を有する。
低減のためにセル密度を向上させ、高集積化を図ってき
たが、セルの微細化の限界や、ボディコンタクト領域の
縮小によるシリコンノジュールの発生でコンタクト不良
を招くなどの問題があった。 【解決手段】本発明は帯状のボディコンタクト領域から
ひだ状に突出したソース領域を形成するもので、これに
より基板ダイオードが共用でき、ソース周辺長が大きく
なるので、ソース領域からトレンチ深さ方向に形成され
るチャネル領域の幅も増大させることができる。これに
よりより多くの電流経路を確保できるのでオン抵抗の低
減に大きく寄与できる利点を有する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特にオン抵抗を低減するトレンチ構造の絶
縁ゲート型半導体装置に関する。
装置に係り、特にオン抵抗を低減するトレンチ構造の絶
縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。オン抵抗を低減するにはより多くの電流経路を得
る必要があり、そのためにはセルピッチの縮小などによ
るセルの高集積化が主な技術となっている。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。オン抵抗を低減するにはより多くの電流経路を得
る必要があり、そのためにはセルピッチの縮小などによ
るセルの高集積化が主な技術となっている。
【０００３】図６に従来のセルパターンによるトレンチ
型のパワーＭＯＳＦＥＴの上面図を示す。
型のパワーＭＯＳＦＥＴの上面図を示す。
【０００４】図６の破線で示すように、パワーＭＯＳＦ
ＥＴの１つのセル３８は、ボディコンタクト領域３３
と、ソース領域３４と、トレンチ２７に埋設されたゲー
ト電極３２とから構成される。なお、層間絶縁膜および
ソース電極は省略してある。
ＥＴの１つのセル３８は、ボディコンタクト領域３３
と、ソース領域３４と、トレンチ２７に埋設されたゲー
ト電極３２とから構成される。なお、層間絶縁膜および
ソース電極は省略してある。
【０００５】ボディコンタクト領域３３は１μｍ四方の
正方形もしくはそれに準じる形状に形成され、ボディコ
ンタクト面積は１μｍ2となる。
正方形もしくはそれに準じる形状に形成され、ボディコ
ンタクト面積は１μｍ2となる。
【０００６】ソース領域３４はボディコンタクト領域３
３を囲み、一辺が３μｍの正方形もしくはそれに準じる
形状に形成され、ソース周辺長は12μｍとなる。
３を囲み、一辺が３μｍの正方形もしくはそれに準じる
形状に形成され、ソース周辺長は12μｍとなる。
【０００７】トレンチ２７は隣り合うソース領域３４の
間に幅１μｍで深さ２μｍに形成され、内壁をゲート酸
化膜（図示せず）で被覆する。
間に幅１μｍで深さ２μｍに形成され、内壁をゲート酸
化膜（図示せず）で被覆する。
【０００８】ゲート電極３２はトレンチ２７内にポリシ
リコンを埋設し、不純物を導入して低抵抗化を図る。
リコンを埋設し、不純物を導入して低抵抗化を図る。
【０００９】チャネル領域（図示せず）はソース領域３
４からトレンチ２７の深さ方向に、ゲート酸化膜（図示
せず）を介してゲート電極３２に隣接して形成される。
４からトレンチ２７の深さ方向に、ゲート酸化膜（図示
せず）を介してゲート電極３２に隣接して形成される。
【００１０】図６に示すようにパワーＭＯＳＦＥＴは各
セル３８を行毎に半ピッチずつずらして多数個格子状に
配列する。各セル３８の面積は16μｍ2となる。
セル３８を行毎に半ピッチずつずらして多数個格子状に
配列する。各セル３８の面積は16μｍ2となる。
【００１１】図７に従来のトレンチ構造のパワーＭＯＳ
ＦＥＴの構造をＮチャネル型を例に示す。
ＦＥＴの構造をＮチャネル型を例に示す。
【００１２】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜２
８で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３２を設ける。
【００１３】トレンチ２７に隣接したチャネル層２４表
面にはＮ+型のソース領域３４が形成され、隣り合う２
つのセル３８のソース領域３４間のチャネル層２４表面
にはＰ+型のボディコンタクト領域３３を設ける。さら
にチャネル層２４にはソース領域３４からトレンチ２７
に沿ってチャネル領域３５が形成される。
面にはＮ+型のソース領域３４が形成され、隣り合う２
つのセル３８のソース領域３４間のチャネル層２４表面
にはＰ+型のボディコンタクト領域３３を設ける。さら
にチャネル層２４にはソース領域３４からトレンチ２７
に沿ってチャネル領域３５が形成される。
【００１４】ゲート電極３２上は層間絶縁膜３６で覆
い、ソース領域３４およびボディコンタクト領域３３に
コンタクトするソース電極３７を設ける。
い、ソース領域３４およびボディコンタクト領域３３に
コンタクトするソース電極３７を設ける。
【００１５】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではオン抵抗を低減するために、セルピッチを縮小
して、セルの高集積化を図っていた。また、ＭＯＳＦＥ
Ｔの各セル３８はボディコンタクト領域３３とその周り
を囲むソース領域３４を形成するために、正方形または
六角形もしくはそれに準じるセルパターンを用いてい
た。しかし、これ以上の高集積化を図るには、リソグラ
フィ技術の細線化や合わせ精度の向上などの点で、従来
の装置では限界がある。また、ボディコンタクト領域３
３の面積を縮小すると、ソース電極３７をスパッタする
ときに混入させるシリコンの粒が残るシリコンノジュー
ルがボディコンタクト領域３３を塞いでしまい、コンタ
クト不良が増加してしまうなど、問題があった。
ＥＴではオン抵抗を低減するために、セルピッチを縮小
して、セルの高集積化を図っていた。また、ＭＯＳＦＥ
Ｔの各セル３８はボディコンタクト領域３３とその周り
を囲むソース領域３４を形成するために、正方形または
六角形もしくはそれに準じるセルパターンを用いてい
た。しかし、これ以上の高集積化を図るには、リソグラ
フィ技術の細線化や合わせ精度の向上などの点で、従来
の装置では限界がある。また、ボディコンタクト領域３
３の面積を縮小すると、ソース電極３７をスパッタする
ときに混入させるシリコンの粒が残るシリコンノジュー
ルがボディコンタクト領域３３を塞いでしまい、コンタ
クト不良が増加してしまうなど、問題があった。
【００１６】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ボディコンタクト領域からひだ状に突出す
るソース領域と、ソース領域に隣接して形成したゲート
電極を設け、前記ソース領域の周辺長を大きくしてゲー
ト絶縁膜を介して前記ゲート電極に隣接して形成される
チャネル幅を増大させることを特徴とするもので、チャ
ネル幅の増大により、電流経路を増加させることがで
き、オン抵抗の低減に寄与する絶縁ゲート型半導体装置
を提供できる。
みてなされ、ボディコンタクト領域からひだ状に突出す
るソース領域と、ソース領域に隣接して形成したゲート
電極を設け、前記ソース領域の周辺長を大きくしてゲー
ト絶縁膜を介して前記ゲート電極に隣接して形成される
チャネル幅を増大させることを特徴とするもので、チャ
ネル幅の増大により、電流経路を増加させることがで
き、オン抵抗の低減に寄与する絶縁ゲート型半導体装置
を提供できる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図１から図
５を参照して詳細に説明する。
５を参照して詳細に説明する。
【００１８】図１はトレンチ型パワーＭＯＳＦＥＴの上
面図である。
面図である。
【００１９】図２はトレンチ型パワーＭＯＳＦＥＴの１
つのセルのＡ−Ａの断面図を示す。
つのセルのＡ−Ａの断面図を示す。
【００２０】図３はトレンチ型パワーＭＯＳＦＥＴの１
つのセルのＢ−Ｂの断面図を示す。
つのセルのＢ−Ｂの断面図を示す。
【００２１】図４はトレンチ型パワーＭＯＳＦＥＴの１
つのセルのＣ−Ｃの断面図を示す。
つのセルのＣ−Ｃの断面図を示す。
【００２２】図２から図４に示す本発明のトレンチ型の
パワーＭＯＳＦＥＴの断面構造をＮチャネル型を例に説
明する。
パワーＭＯＳＦＥＴの断面構造をＮチャネル型を例に説
明する。
【００２３】トレンチ型パワーＭＯＳＦＥＴは、ドレイ
ン領域２となる一導電型の半導体基板と、半導体基板表
面に設けた逆導電型のチャネル層４と、チャネル層４を
貫通しドレイン領域２まで達するトレンチ７と、トレン
チ７の内壁に設けたゲート酸化膜８と、トレンチ７に埋
設されたゲート電極１２と、チャネル層４の一部を半導
体基板表面に露出させたボディコンタクト領域１３と、
ボディコンタクト領域１３からひだ状に突出して設けら
れたソース領域１４とで構成される。
ン領域２となる一導電型の半導体基板と、半導体基板表
面に設けた逆導電型のチャネル層４と、チャネル層４を
貫通しドレイン領域２まで達するトレンチ７と、トレン
チ７の内壁に設けたゲート酸化膜８と、トレンチ７に埋
設されたゲート電極１２と、チャネル層４の一部を半導
体基板表面に露出させたボディコンタクト領域１３と、
ボディコンタクト領域１３からひだ状に突出して設けら
れたソース領域１４とで構成される。
【００２４】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
【００２５】チャネル層４は、半導体基板表面にＰ型の
イオンを注入して設けられる。
イオンを注入して設けられる。
【００２６】トレンチ７は、チャネル層４を貫通し、ド
レイン領域２まで到達している。
レイン領域２まで到達している。
【００２７】ゲート酸化膜８は、トレンチ７内壁を熱酸
化して数百Åの厚みに形成される。
化して数百Åの厚みに形成される。
【００２８】ゲート電極１２は、トレンチ７にポリシリ
コンを埋設して形成され、不純物を導入して低抵抗化を
図る。
コンを埋設して形成され、不純物を導入して低抵抗化を
図る。
【００２９】ボディコンタクト領域１３は、図３および
図４に示すように、チャネル層４の一部を隣り合う２つ
のソース領域１４の間から半導体基板表面に露出して、
ソース領域１４の中心に帯状に形成され、基板の電位安
定化のため基板ダイオードの取り出しに用いられる。
図４に示すように、チャネル層４の一部を隣り合う２つ
のソース領域１４の間から半導体基板表面に露出して、
ソース領域１４の中心に帯状に形成され、基板の電位安
定化のため基板ダイオードの取り出しに用いられる。
【００３０】ソース領域１４はトレンチ７に隣接したチ
ャネル層４表面にＮ+型のイオンを注入して設けられ
る。また、ボディコンタクト領域１３からひだ状に突出
して設けられるので基板ダイオードが共用でき、それに
よりソース周辺長が増大する。
ャネル層４表面にＮ+型のイオンを注入して設けられ
る。また、ボディコンタクト領域１３からひだ状に突出
して設けられるので基板ダイオードが共用でき、それに
よりソース周辺長が増大する。
【００３１】本発明の実施の形態では帯状のボディコン
タクト領域１３から両側に５本ずつ、均一な長さの櫛歯
を突出させている。
タクト領域１３から両側に５本ずつ、均一な長さの櫛歯
を突出させている。
【００３２】チャネル領域１５はソース領域１４からト
レンチ７の深さ方向に、ゲート酸化膜８を介してゲート
電極１２に隣接して形成される。従って図２から図４に
示すようにソース領域１４と同じようなひだ状に形成で
きるので、チャネル幅を増加させることができる。
レンチ７の深さ方向に、ゲート酸化膜８を介してゲート
電極１２に隣接して形成される。従って図２から図４に
示すようにソース領域１４と同じようなひだ状に形成で
きるので、チャネル幅を増加させることができる。
【００３３】層間絶縁膜１６は少なくともゲート電極１
２上を覆うように酸化膜を堆積する。
２上を覆うように酸化膜を堆積する。
【００３４】ソース電極１７は全面にAl-Siをスパッタ
して形成する。
して形成する。
【００３５】次に、図１の破線で示すように、パワーＭ
ＯＳＦＥＴの１つのセル１８はボディコンタクト領域１
３と、ボディコンタクト領域１３からひだ状に突出する
ソース領域１４と、ソース領域１４に隣接して形成した
トレンチ７と、トレンチ７に埋設されるゲート電極１２
とから構成される。なお、層間絶縁膜およびソース電極
は省略してある。
ＯＳＦＥＴの１つのセル１８はボディコンタクト領域１
３と、ボディコンタクト領域１３からひだ状に突出する
ソース領域１４と、ソース領域１４に隣接して形成した
トレンチ７と、トレンチ７に埋設されるゲート電極１２
とから構成される。なお、層間絶縁膜およびソース電極
は省略してある。
【００３６】ボディコンタクト領域１３は、ソース領域
１４の中心部に幅１μｍ、長さ７μｍの帯状に形成さ
れ、基板の電位安定化のため、基板ダイオードの取り出
しとして用いられる。ボディコンタクト面積は７μｍ2
となる。
１４の中心部に幅１μｍ、長さ７μｍの帯状に形成さ
れ、基板の電位安定化のため、基板ダイオードの取り出
しとして用いられる。ボディコンタクト面積は７μｍ2
となる。
【００３７】ソース領域１４はボディコンタクト領域１
３からひだ状に突出して形成される。ボディコンタクト
領域１３を中心にして周囲を幅１μｍで囲い、そこから
外側に向かって幅１μｍ、長さ３μｍの櫛歯を１μｍの
間隔をあけて両側に５本ずつ突出させる。この形状にす
ることにより、基板ダイオードを共用できるのでソース
領域１４の周辺長は84μｍとなり、従来に比べて大幅に
増大する。
３からひだ状に突出して形成される。ボディコンタクト
領域１３を中心にして周囲を幅１μｍで囲い、そこから
外側に向かって幅１μｍ、長さ３μｍの櫛歯を１μｍの
間隔をあけて両側に５本ずつ突出させる。この形状にす
ることにより、基板ダイオードを共用できるのでソース
領域１４の周辺長は84μｍとなり、従来に比べて大幅に
増大する。
【００３８】トレンチ７はソース領域１４に隣接して幅
１μｍで深さ２μｍに形成し、トレンチ７の内壁をゲー
ト酸化膜（図示せず）で被覆する。
１μｍで深さ２μｍに形成し、トレンチ７の内壁をゲー
ト酸化膜（図示せず）で被覆する。
【００３９】ゲート電極１２はトレンチ７にポリシリコ
ンを埋設し、不純物を導入して低抵抗化を図る。
ンを埋設し、不純物を導入して低抵抗化を図る。
【００４０】チャネル領域（図示せず）はソース領域１
４からトレンチ７の深さ方向に、ゲート酸化膜（図示せ
ず）を介してゲート電極１２に隣接して形成される。つ
まり、ソース領域１４と同様に櫛歯状に形成されるた
め、チャネル幅が増大する。
４からトレンチ７の深さ方向に、ゲート酸化膜（図示せ
ず）を介してゲート電極１２に隣接して形成される。つ
まり、ソース領域１４と同様に櫛歯状に形成されるた
め、チャネル幅が増大する。
【００４１】本発明の特徴とする点は、帯状に形成した
ボディコンタクト領域１３とそのボディコンタクト領域
１３を中心としてひだ状に突出して形成したソース領域
１４にある。
ボディコンタクト領域１３とそのボディコンタクト領域
１３を中心としてひだ状に突出して形成したソース領域
１４にある。
【００４２】基板ダイオードとなるボディコンタクト領
域１３を共用にし、ひだ状にソース領域１４を形成する
ことによりソース周辺長を大きくでき、チャネル領域１
５の幅も増やすことができる。これは、チャネル領域１
５はひだ状のソース領域１４からトレンチ７の深さ方向
に形成されるので、チャネル領域１５もひだ状となるた
めである。従ってチャネル幅が増大するために電流経路
が増大するので、オン抵抗が低減できる。
域１３を共用にし、ひだ状にソース領域１４を形成する
ことによりソース周辺長を大きくでき、チャネル領域１
５の幅も増やすことができる。これは、チャネル領域１
５はひだ状のソース領域１４からトレンチ７の深さ方向
に形成されるので、チャネル領域１５もひだ状となるた
めである。従ってチャネル幅が増大するために電流経路
が増大するので、オン抵抗が低減できる。
【００４３】本発明の実施の形態では、ボディコンタク
ト領域１３は、シリコンノジュールによるコンタクト不
良を防ぐため、幅が１μｍで長さが７μｍの帯状をして
いる。これは、ソース電極１７のAl-Siに含まれるシリ
コンノジュールは大きいもので直径が１μｍあるので、
ボディコンタクト領域１３がシリコンノジュールにより
塞がれてしまわないようにするためである。
ト領域１３は、シリコンノジュールによるコンタクト不
良を防ぐため、幅が１μｍで長さが７μｍの帯状をして
いる。これは、ソース電極１７のAl-Siに含まれるシリ
コンノジュールは大きいもので直径が１μｍあるので、
ボディコンタクト領域１３がシリコンノジュールにより
塞がれてしまわないようにするためである。
【００４４】つまりボディコンタクト領域１３は１μｍ
より長ければ、１つのセル１８内で分割されて複数形成
されても良い。この形状により、シリコンノジュールで
塞がれることが無くなるので、コンタクト不良を改善で
きる。
より長ければ、１つのセル１８内で分割されて複数形成
されても良い。この形状により、シリコンノジュールで
塞がれることが無くなるので、コンタクト不良を改善で
きる。
【００４５】本発明のパワーＭＯＳＦＥＴは各セル１８
を多数個格子状に配列する。例えば、図１に示すように
各セル１８を行毎に半ピッチずらして格子状に配列す
る。各セル１８の面積は100μｍ2となるまた、本発明の
実施の形態ではソース領域１４の形状はボディコンタク
ト領域１３を中心にした均一な長さの櫛歯状に形成し、
各セル１８を格子状に配列しているが、図５に示すよう
なソース領域１４の形状つまり、中央を長くした３本ず
つの櫛歯でそれぞれの間隔をあけた形状にし、各セル１
８の櫛歯を互いにかみ合わせるように配列しても良い。
またこの他にもボディコンタクト領域１３を中心として
放射状にのびるようなソース領域１４を形成しても良
い。
を多数個格子状に配列する。例えば、図１に示すように
各セル１８を行毎に半ピッチずらして格子状に配列す
る。各セル１８の面積は100μｍ2となるまた、本発明の
実施の形態ではソース領域１４の形状はボディコンタク
ト領域１３を中心にした均一な長さの櫛歯状に形成し、
各セル１８を格子状に配列しているが、図５に示すよう
なソース領域１４の形状つまり、中央を長くした３本ず
つの櫛歯でそれぞれの間隔をあけた形状にし、各セル１
８の櫛歯を互いにかみ合わせるように配列しても良い。
またこの他にもボディコンタクト領域１３を中心として
放射状にのびるようなソース領域１４を形成しても良
い。
【００４６】
【発明の効果】本発明の構造に依れば、第１にボディコ
ンタクト領域１３からひだ状に突出したソース領域１４
を形成することにより基板ダイオードを共用できるの
で、従来に比べてセル面積あたりのソース周辺長を増加
させることができる。
ンタクト領域１３からひだ状に突出したソース領域１４
を形成することにより基板ダイオードを共用できるの
で、従来に比べてセル面積あたりのソース周辺長を増加
させることができる。
【００４７】具体的には従来はセル面積（16μｍ2）あ
たりのソース周辺長（３×４μｍ）比は0.75（12/16）
であったものが、本発明ではセル面積（100μｍ2）あた
りのソース周辺長（84μｍ）比は0.84（84/100）まで増
加する。従来のセル面積あたりのボディコンタクト面積
（１μｍ2）比は6.25（１/16×100）％であったものが
本発明のセル面積あたりのボディコンタクト面積（７μ
ｍ2）比では7.00（７/100×100）％になるので、ボディ
コンタクト面積比を減らさずにソース周辺長を増加で
き、従って電流経路を増加できることになる。
たりのソース周辺長（３×４μｍ）比は0.75（12/16）
であったものが、本発明ではセル面積（100μｍ2）あた
りのソース周辺長（84μｍ）比は0.84（84/100）まで増
加する。従来のセル面積あたりのボディコンタクト面積
（１μｍ2）比は6.25（１/16×100）％であったものが
本発明のセル面積あたりのボディコンタクト面積（７μ
ｍ2）比では7.00（７/100×100）％になるので、ボディ
コンタクト面積比を減らさずにソース周辺長を増加で
き、従って電流経路を増加できることになる。
【００４８】電流経路の増加率は、従来の正方形セルに
対してパターンルールを変えずに、11.2％向上し、これ
によりオン抵抗は10.1％低減できる。
対してパターンルールを変えずに、11.2％向上し、これ
によりオン抵抗は10.1％低減できる。
【００４９】第２にボディコンタクト領域１３をシリコ
ンノジュールの直径である１μｍよりも長い帯状に形成
することにより、シリコンノジュールでボディコンタク
ト領域１３が塞がれることがなくなるので、コンタクト
不良を改善することができる。
ンノジュールの直径である１μｍよりも長い帯状に形成
することにより、シリコンノジュールでボディコンタク
ト領域１３が塞がれることがなくなるので、コンタクト
不良を改善することができる。
【００５０】以上の効果は、ソース領域１４のひだを互
いにかみ合わせた構造にしても同等の効果が得られる。
いにかみ合わせた構造にしても同等の効果が得られる。
【図１】本発明の絶縁ゲート型半導体装置を説明する上
面図である。
面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図４】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図５】本発明の絶縁ゲート型半導体装置を説明する上
面図である。
面図である。
【図６】従来の絶縁ゲート型半導体装置を説明する上面
図である。
図である。
【図７】従来の絶縁ゲート型半導体装置を説明する断面
図である。
図である。
Claims (9)
- 【請求項１】 ボディコンタクト領域からひだ状に突出
するソース領域と、ソース領域に隣接して形成したゲー
ト電極を設け、前記ソース領域の周辺長を大きくしてゲ
ート絶縁膜を介して前記ゲート電極に隣接して形成され
るチャネル幅を増大させることを特徴とする絶縁ゲート
型半導体装置。 - 【請求項２】 前記ソース領域を櫛歯状に形成すること
を特徴とする請求項１に記載の絶縁ゲート型半導体装
置。 - 【請求項３】 前記ボディコンタクト領域をシリコンノ
ジュールの直径よりも長い帯状に形成し、前記ソース領
域の中心部に少なくとも１つ形成することを特徴とする
請求項１に記載の絶縁ゲート型半導体装置。 - 【請求項４】 ドレイン領域となる一導電型の半導体基
板と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記ドレイン領域まで達する
トレンチと、該トレンチの内壁に設けたゲート絶縁膜
と、前記トレンチに埋設されたゲート電極と、前記チャ
ネル層の一部を前記半導体基板表面に露出させたボディ
コンタクト領域と、該ボディコンタクト領域からひだ状
に突出して設けられたソース領域とを有し、前記ソース
領域の周辺長を大きくして前記ゲート絶縁膜を介して前
記ゲート電極に隣接して形成されるチャネル幅を増大さ
せることを特徴とする絶縁ゲート型半導体装置。 - 【請求項５】 前記ソース領域を櫛歯状に形成すること
を特徴とする請求項４に記載の絶縁ゲート型半導体装
置。 - 【請求項６】 前記ボディコンタクト領域をシリコンノ
ジュールの直径よりも長い帯状に形成し、前記ソース領
域の中心部に少なくとも１つ形成することを特徴とする
請求項４に記載の絶縁ゲート型半導体装置。 - 【請求項７】 前記ボディコンタクト領域から突出する
前記ソース領域からなるセルを多数個格子状に配列する
ことを特徴とする請求項１または請求項４に記載の絶縁
ゲート型半導体装置。 - 【請求項８】 前記セルを行毎に半ピッチずらした格子
状に配列することを特徴とする請求項７に記載の絶縁ゲ
ート型半導体装置。 - 【請求項９】 前記セルを互いにかみ合わせて配列する
ことを特徴とする請求項７に記載の絶縁ゲート型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173202A JP2001352063A (ja) | 2000-06-09 | 2000-06-09 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173202A JP2001352063A (ja) | 2000-06-09 | 2000-06-09 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001352063A true JP2001352063A (ja) | 2001-12-21 |
Family
ID=18675483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000173202A Pending JP2001352063A (ja) | 2000-06-09 | 2000-06-09 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001352063A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005525701A (ja) * | 2002-05-10 | 2005-08-25 | ゼネラル セミコンダクター，インク． | 金属酸化物半導体ゲート型デバイスの表面構成 |
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| US10403748B2 (en) | 2017-10-25 | 2019-09-03 | Hyundai Motor Company | Semiconductor device including silicon carbide |
| CN114242716A (zh) * | 2021-12-10 | 2022-03-25 | 恒泰柯半导体（上海）有限公司 | 深沟道型功率器件版图结构、半导体功率器件及电子设备 |
-
2000
- 2000-06-09 JP JP2000173202A patent/JP2001352063A/ja active Pending
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