JP4906184B2

JP4906184B2 - 絶縁ゲート型半導体装置の製造方法

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Publication number: JP4906184B2
Application number: JP2000351254A
Authority: JP
Inventors: 裕康石田
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2012-03-28
Anticipated expiration: 2020-11-17
Also published as: JP2002158354A

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にオン抵抗の低減を実現する絶縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(ＣｈｉｐｏｎＢｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
図１４に従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００５】
Ｎ⁺型のシリコン半導体基板２１の上にＮ^-型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ⁺型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ⁺型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００６】
図１０から図１４を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００７】
図１０では、Ｎ⁺型シリコン半導体基板２１にＮ^-型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００８】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００９】
ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【００１０】
図１１ではダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１１】
図１２では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１２】
図１３ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ⁺型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１３】
更に、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ⁺型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１４】
図１４では、全面にＮＳＧ層を形成後、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１５】
【発明が解決しようとする課題】
かかる従来のＭＯＳＦＥＴではトレンチ開口部に広がるゲート酸化膜および層間絶縁膜のために、ソース領域とソース電極との接触面積が小さくなり、コンタクト抵抗が低減できない大きな要因となっていた。コンタクト抵抗はオン抵抗と直接的に関わるため、その低減が望まれている。現在は、セル密度を増やすことによりオン抵抗を低減するものが主流であるが、セル密度を増やすために微細化が進むとソース領域も更に微小となり、ソース電極との接触面積が稼げないためコンタクト抵抗が高くなり、オン抵抗も高くなってしまう問題がある。
【００１６】
また、ソース電極とゲート電極間に設けられるＢＰＳＧ層は、酸化膜であるため、各製造工程のイオン注入およびソース電極などの金属のスパッタ時に汚染され、その結果ゲート−ソース間でリーク電流が発生する場合があった。
【００１７】
さらに、微細なセルの場合、ゲート電極上に設けた厚い層間絶縁膜のためにステップカバレジが大きく、アルミニウムで成膜するとコンタクト部分にボイドが発生しやすい問題もあった。
【００１８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、該トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面に一導電型のソース領域を形成する工程と、少なくとも前記ゲート電極上に層間絶縁膜を形成する工程と、全面にポリシリコンを堆積後エッチバックして前記層間絶縁膜の側面にサイドウォールを形成し、該サイドウォールの周囲が覆われ上部が露出するマスクを設けて該サイドウォールに一導電型不純物を導入する工程と、全面にソース電極を形成する工程とを具備することにより解決するものである。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図９を参照してトレンチ型パワーＭＯＳＦＥＴをＮチャネル型を例に説明する。
【００２１】
図９に本発明のパワーＭＯＳＦＥＴの構造の断面図を示す。
【００２２】
トレンチ型パワーＭＯＳＦＥＴは、半導体基板と、チャネル層と、トレンチと、ゲート酸化膜と、ゲート電極と、ソース領域と、層間絶縁膜と、サイドウォールと、ソース電極とから構成される。
【００２３】
半導体基板は、Ｎ⁺型のシリコン半導体基板１の上にＮ^-型のエピタキシャル層を積層してドレイン領域２とする。
【００２４】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロンをイオン注入後、拡散してトレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。
【００２５】
トレンチ７は、半導体基板を異方性ドライエッチングして形成し、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ７を形成する。トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００２６】
ゲート酸化膜１１は、少なくともチャネル層と接するトレンチ７内壁に数百Åの厚みに形成する。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００２７】
本発明の実施の形態では、コンタクト孔形成のマスク合わせずれを考慮するため、トレンチ開口部６の半導体基板表面にもゲート酸化膜１１が残存している。
【００２８】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、該ポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００２９】
ソース領域１５は、サイドウォール１７直下のトレンチ７に隣接したチャネル層４表面にＮ⁺型不純物を拡散して形成される。トレンチ７からソース領域１５およびボディコンタクト領域１４の境界までの幅は、およそ0.5μｍであり、その一部はトレンチ７開口部に広がる層間絶縁膜１６およびゲート酸化膜１１に覆われている。ソース領域１５は全面に覆われたソース電極１９とコンタクトするが、そのコンタクトは、これら絶縁膜に覆われていない部分のみとなる。
【００３０】
ボディコンタクト領域１４は、基板の電位安定化のため、隣り合うソース領域１５の間のチャネル層４表面にＰ⁺型不純物を拡散して形成する。
【００３１】
層間絶縁膜１６は、少なくともゲート電極１３を覆って形成され、ＮＳＧ層１６ａ、ＢＰＳＧ層１６ｂのシリケートグラス層と、窒化膜１６ｃからなる。ＮＳＧ層１６ａは耐圧を持たせるためにゲート電極１３上に1000Åの厚みに形成され、その上にはＢＰＳＧ層１６ｂを4000Å堆積する。ＢＰＳＧ層１６ｂには耐圧性がないが、ソース電極１９とゲート電極１３の間の寄生容量を緩和するために厚みを持たせている。さらにＢＰＳＧ層１６ｂ上には窒化膜１６ｃを1000Åの厚みに形成する。
【００３２】
全面にＮＳＧ層１６ａ、ＢＰＳＧ層１６ｂ、窒化膜１６ｃをそれぞれ堆積後にコンタクト孔をエッチングにより開口する。マスクの合わせずれがあるとゲート電極１３が露出してしまうため、これを考慮して少なくともゲート電極１３上を覆い、トレンチ７開口部にその一部を残して層間絶縁膜１６が形成される。
【００３３】
従来は、層間絶縁膜としてＢＰＳＧ層等の酸化膜のみを使用していたため、各製造工程のイオン注入およびソース電極などの金属のスパッタ時に汚染され、その結果ゲート−ソース間でリーク電流が発生する場合があった。そこで、ＢＰＳＧ層１６ｂの上にイオンブロッキング効果の高い窒化膜１６ｃを堆積することにより層間絶縁膜１６の汚染を防ぎ、リーク電流の低減が可能となる。
【００３４】
サイドウォール１７は、層間絶縁膜１６の側面で層間絶縁膜１６の厚さ方向に沿って形成される。その高さおよび幅はそれぞれ2000Åであり、サイドウォール１７の側面はソース領域１５とボディコンタクト領域１４の境界よりも内側に位置する。また、半導体基板のソース領域１５および全面を覆うソース電極１９とコンタクトしており、ソース領域１５と同型のＮ⁺型不純物が導入されるので、このサイドウォール１７をソース領域として活用できる。
【００３５】
コンタクト抵抗を低減するには、ソース領域１５とソース電極１９との接触面積を大きく取ることが望ましいが、ソース電極１９とのコンタクト孔を形成するためにゲート電極１３上に設けられるマスクは、合わせずれを考慮してゲート電極１３よりも大きく設けられる。これにより、層間絶縁膜１６およびゲート酸化膜１１が少なくともゲート電極１３上に残るように形成され、トレンチ開口部６の半導体基板表面に層間絶縁膜１６およびゲート酸化膜１１が残存することになる。このため、トレンチ７に隣接して設けられるソース領域１５はその面積の一部をこれらの絶縁膜で覆われるため、ソース電極１９との接触面積が少なく、コンタクト抵抗が低減してしまう。
【００３６】
そこで、このサイドウォール１７をソース領域として活用することにより、サイドウォール１７側面でソース電極１９との接触面積を大幅に増加できるので、セル自身のコンタクト抵抗を低減することができる。つまりセル密度を増やさなくとも、オン抵抗を大幅に低減できることになる。
【００３７】
ソース電極１９は、チタンナイトライド等のバリアメタル層１９ａに、タングステン１９ｂを成膜し、その後アルミニウム１９ｃをスパッタして所望の形状にエッチングして形成する。
【００３８】
本発明の実施例のような微細化したセルの場合、隣接するトレンチの間隔が微小であるため、厚みのある層間絶縁膜の上にアルミニウムを直接スパッタすると、ステップカバレジが大きく、コンタクト孔のソース電極成膜部にボイドが発生しやすい。
【００３９】
また、層間絶縁膜の応力によりアルミニウム配線が断線する、ストレスマイグレーションも発生する場合がある。
【００４０】
そこで、金属が微細な部分に入りやすくするようにバリアメタル層１９ａをスパッタし、さらに、ストレスマイグレーション耐性が良く、被覆性の良いタングステン１９ｂをＣＶＤ法により成膜し、アルミニウム１９ｃをスパッタする。
【００４１】
これにより、微細な部分にも金属が入り込むため、ボイドの発生が抑制でき、アルミニウム配線の断線も防ぐことができる。
【００４２】
本発明の構造による特徴は、第１にソース領域上の層間絶縁膜側面にソース領域およびソース電極とコンタクトするサイドウォールを形成し、ソース領域と同型の不純物を導入することにより、サイドウォールをソース領域として活用することにある。
【００４３】
従来のソース領域だけでは、トレンチ開口部の半導体基板表面に層間絶縁膜およびゲート電極が残存しているために、トレンチに隣接して設けられるソース領域はその面積の一部をこれらの絶縁膜で覆われるため、ソース電極との接触面積が少なくなってしまう。そこで、このサイドウォール部分をソース領域として活用することにより、サイドウォール側面でソース電極との接触面積を大幅に増加できる。
【００４４】
つまり、セルを多数設けるなどしてセル密度を増加することにより半導体装置のオン抵抗を低減するのではなく、セル自身のオン抵抗を低減することが可能となるもので、具体的には従来と同じデザインルールのトレンチ型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗を１／３程度まで低減でき、オン抵抗の低減に大きく寄与できる。
【００４５】
第２に層間絶縁膜の最上層に設けた窒化膜により、イオン注入などのプロセス汚染やソース電極などの金属をスパッタする際の外部汚染をを抑制でき、ゲート−ソース間のリーク電流を低減できる。
【００４６】
第３にソース電極の金属層にバリアメタル層とタングステンを用いることにより微細なセル間の金属配線層に発生しやすいボイドを低減し、さらにストレスマイグレーションも抑制できるので、アルミニウム配線の断線を防げる利点を有する。
【００４７】
次に本発明のパワーＭＯＳＦＥＴの製造方法を図１から図９を参照してＮチャネル型を例に説明する。
【００４８】
トレンチ型パワーＭＯＳＦＥＴの製造方法は、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通し半導体基板まで到達するトレンチを形成する工程と、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、チャネル層表面に一導電型のソース領域を形成する工程と、少なくともゲート電極上に層間絶縁膜を形成する工程と、全面にポリシリコンを堆積後エッチバックして層間絶縁膜の側面にサイドウォールを形成し、サイドウォールに一導電型不純物を導入する工程と、全面にソース電極を形成する工程とから構成される。
【００４９】
本発明の第１の工程は図１に示すごとく、一導電型の半導体基板表面に逆導電型のチャネル層を形成することにある。
【００５０】
Ｎ⁺型シリコン半導体基板１にＮ^-型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にボロンを注入した後、拡散してＰ型のチャネル層４を形成する。
【００５１】
本発明の第２の工程は図２に示すごとく、チャネル層を貫通し半導体基板まで到達するトレンチを形成することにある。
【００５２】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸化膜５を生成し、ドライエッチングして部分的に除去し、チャネル層４が露出したトレンチ開口部６を形成する。
【００５３】
ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する。
【００５４】
本発明の第３の工程は、図３に示す如く、トレンチの少なくともチャネル層上にゲート絶縁膜を形成することにある。
【００５５】
全面をダミー酸化してトレンチ７内壁とＣＶＤ酸化膜５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜５をエッチングによりすべて除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、ゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部６に丸みをつけ、トレンチ開口部６での電界集中を避ける効果もある。
【００５６】
その後全面を熱酸化して厚さ数百Åのゲート酸化膜１１を形成する。
【００５７】
本発明の第４の工程は、図４に示す如く、トレンチに埋設される半導体材料からなるゲート電極を形成することにある。
【００５８】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設されたゲート電極１３とする。
【００５９】
本発明の第５の工程は図５に示す如く、チャネル層表面に一導電型のソース領域を形成することにある。
【００６０】
まず、トレンチ７間のチャネル層４を除いてレジスト膜ＰＲによって、選択的にボロンをドーズ量５．０×１０¹⁴でイオン注入し、Ｐ⁺型のボディコンタクト領域１４を形成した後、レジスト膜ＰＲを除去する。ボディコンタクト領域１４はドレイン領域２とチャネル層４で形成される基板の電位安定化のために形成される。
【００６１】
次に、新たにレジスト膜ＰＲでトレンチ７および隣接したチャネル層４を除いてマスクし、選択的に砒素をドーズ量５．０×１０¹⁵でイオン注入し、トレンチ７に隣接するチャネル層４表面にＮ⁺型のソース領域１５を形成した後、レジスト膜ＰＲを除去する。
【００６２】
本発明の第６の工程は、図６に示す如く、少なくともゲート電極上に層間絶縁膜を形成することにある。まず、全面に耐圧性の高いＮＳＧ層１６ａを1000Å堆積後、ＢＰＳＧ層１６ｂを4000Å堆積する。さらにこれらの上に窒化膜１６ｃを1000Å堆積する。この厚いＢＰＳＧ層１６ｂにより、ゲート−ソース間の寄生容量を緩和している。しかし、ＢＰＳＧ層１６ｂは酸化膜であるためイオン注入などのプロセス汚染や金属のスパッタなどの外部汚染により、リーク電流が発生する場合がある。そこで、イオンブロッキング効果の高い窒化膜１６ｃをＢＰＳＧ層１６ｂ上に設けることにより、層間絶縁膜１６を汚染から保護し、リーク電流を抑制できる。
【００６３】
さらに、ソース電極とのコンタクト孔を設けて、少なくともゲート電極１３上を覆う層間絶縁膜１６を形成する。レジストによるマスクを設けてエッチングにより層間絶縁膜１６を部分的に除去する。このとき、マスク合わせずれによりゲート電極１３が露出するのを防ぐために、トレンチ開口部６の半導体基板表面に層間絶縁膜１６およびゲート酸化膜１１が残存するようにエッチングする。
【００６４】
本発明の第７の工程は、図７および図８に示す如く、全面にポリシリコンを堆積後エッチバックして層間絶縁膜の側面にサイドウォールを形成し、サイドウォールに一導電型不純物を導入することにある。
【００６５】
本工程は本発明の特徴となる工程であり、図７では全面にポリシリコンを2000Åの厚みに堆積後、エッチバックする。これにより層間絶縁膜１６側面に沿ってソース領域１５に達するサイドウォール１７が形成される。
【００６６】
図８では全面にＮＳＧ層１８を6000Å堆積し、サイドウォール１７の上部が露出するまでエッチバックし、ＮＳＧ層１８をマスクとして全面にソース領域１５と同型不純物であるヒ素をイオン注入する。このときの不純物濃度は前記のソース領域１５形成時の不純物濃度と同じとし、露出したサイドウォール１７の上部から不純物が導入される。その後、サイドウォール１７中に不純物を拡散して、ＮＳＧ層１８をウエットエッチングにより除去する。
【００６７】
これにより、ソース領域１５と同型の不純物を含むサイドウォール１７が、ソース領域１５上に形成される。
【００６８】
チャネル層４表面に形成されたソース領域１５はその一部を層間絶縁膜１６およびゲート酸化膜１１により覆われてしまうが、このサイドウォール１７をソース領域として活用できるために、後の工程で形成されるソース電極との接触面積が増大し、コンタクト抵抗を大幅に低減できる。
【００６９】
本発明の第８の工程は、図９に示す如く、全面にソース電極を形成することにある。
【００７０】
ＮＳＧ層１８を除去後、バリアメタル層１９ａであるチタンナイトライドを成膜し、タングステン１９ｂをＣＶＤ法により堆積する。その後アルミニウム１９ｃをスパッタしてソース電極１９とする。バリアメタル層１９ａおよびタングステン１９ｂを成膜することにより、層間絶縁膜１６によるステップカバレジの影響を抑え、ボイドの発生が低減できる。さらにストレスマイグレーションも抑制できるので、アルミニウム配線の断線を防げる。
【００７１】
【発明の効果】
本発明の構造に依れば、第１に、層間絶縁膜側面に設けたポリシリコンよりなるサイドウォールがソース領域として活用できる。これにより、ソース電極との接触面積が大幅に増加するため、コンタクト抵抗を低減できる。
【００７２】
つまりセル数を増やすなどしてセル密度の増加により、半導体装置のオン抵抗を低減するのではなく、セル自身のオン抵抗を低減することが可能となるもので、具体的には従来と同じデザインルールのトレンチ型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗を１／３程度まで低減でき、オン抵抗の低減に大きく寄与できる。
【００７３】
第２に層間絶縁膜の最上層に設けたイオンブロッキング効果の高い窒化膜により、ＢＰＳＧ層のプロセス汚染および外部汚染を抑制できるので、ゲート−ソース間のリーク電流を低減できる。
【００７４】
第３に金属配線にバリアメタル層とタングステンを用いることにより微細なセル間の金属配線層に発生しやすいボイドを低減し、さらにストレスマイグレーションも抑制できるので、アルミニウム配線の断線を防げる。
【００７５】
また、本発明の製造方法に依れば、ソース領域として活用できるポリシリコンからなるサイドウォールを形成でき、ソース電極との接触面積を大幅に増加することができる。これによりコンタクト抵抗を低減できるので、セル自身のオン抵抗を低減できる絶縁ゲート型半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。

Claims

一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
該トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、
前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面に一導電型のソース領域を形成する工程と、
少なくとも前記ゲート電極上に層間絶縁膜を形成する工程と、
全面にポリシリコンを堆積後エッチバックして前記層間絶縁膜の側面にサイドウォールを形成する工程と、
該サイドウォールの周囲が覆われ上部が露出するマスクを設けて該サイドウォールに一導電型不純物を導入する工程と、
全面にソース電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
該トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、
前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面に一導電型のソース領域を形成する工程と、
少なくとも前記ゲート電極上に第１の層間絶縁膜を形成し、該第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
全面にポリシリコンを堆積後エッチバックして前記第１および第２の層間絶縁膜の側面にサイドウォールを形成する工程と、
前記サイドウォールを覆う厚みの他の絶縁膜を形成し、前記サイドウォールの上部が露出するまで前記絶縁膜をエッチバックして前記サイドウォールの上部に一導電型不純物を導入する工程と、
全面にソース電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
前記サイドウォールは前記ソース領域表面まで達して形成されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置の製造方法。
前記第１の層間絶縁膜はシリケートグラス層で、第２の層間絶縁膜は窒化膜で形成されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置の製造方法。
前記ソース電極はバリアメタル層、タングステン、アルミニウムの３層を積層して形成されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置の製造方法。
前記一導電型不純物の不純物濃度は、前記ソース領域形成時の不純物濃度と同じであることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置の製造方法。