JP3953280B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特にトレンチに沿ったチャネル領域の濃度分布を平坦化し、相互コンダクタンスを向上させる絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
また、オン抵抗の低減だけでなく、ＭＯＳＦＥＴの性能を示す相互コンダクタンスを向上させてオン抵抗の切れをよくすることも、動作時の最高周波数を向上する上で重要である。
【０００５】
図９から図１３を参照して、従来のトレンチ構造のＰチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００６】
図９では、Ｐ+型シリコン半導体基板２１にＰ-型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にリンを注入した後、拡散してＮ型のチャネル層２４を形成する。
【０００７】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００８】
ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
図１０ではダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に1000〜2000Å程度の酸化膜２９を形成し、その後、酸化膜２９とＣＶＤ酸化膜２５をエッチングにより除去する。このダミーの際のエッチングダメージを除去し、後のゲート酸化酸化を行う理由は、ドライエッチング膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１１では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、Ｐ型不純物を高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１１】
図１２ではレジスト膜ＰＲによるマスクにより選択的にリンをイオン注入し、Ｎ+型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
更に、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、ボロンなどをイオン注入し、Ｐ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図１３では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１４】
図１３を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＰチャネル型を例に示す。
【００１５】
Ｐ+型のシリコン半導体基板２１の上にＰ-型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＮ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＰ+型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＮ+型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿って破線で示すようなチャネル領域２８が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【００１６】
図１４には従来のチャネル層深さに対するチャネル層不純物濃度のプロファイルを示す。Ｘ軸がチャネル層深さであり、Ｙ軸がチャネル層中の不純物濃度である。
【００１７】
チャネル層はイオン注入後、拡散して形成するため、チャネル層表面から0.2μｍ程度の深さで局所的に高濃度になる（ａで示す）。つまり、チャネル層表面では不純物濃度が低く、トレンチの中間部で最も高濃度となり、トレンチ底部では再び低濃度になるので、ゲート電極に印加があると、チャネル領域２８は不純物濃度と対照的に図１３の破線で示すように反転する。
【００１８】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴの製造方法では、チャネル層の不純物濃度がトレンチの深さ方向に対して不均一である。チャネル層の不純物濃度とオン抵抗は比例関係にあり、チャネル層の不純物濃度が高ければオン抵抗が高くなるため、トレンチの深さ方向に沿ってオン抵抗の高い部分と低い部分が発生する。つまり、オン抵抗の低いチャネル層表面とトレンチ底部がオンしても、トレンチ中間部ではオンしないため、オン抵抗のきれが悪く、相互インダクタンスが低いという問題があった。相互インダクタンスは動作時の最高周波数と比例関係にあり、この向上が重要な課題となっている。
【００１９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層上をダミー酸化して厚い酸化膜を形成し、前記チャネル層中の逆導電型不純物を前記トレンチに沿ってパイルアップさせる工程と、前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成する工程とを具備することを特徴とし、Ｐチャネル型ＭＯＳＦＥＴのチャネル層中の不純物が高濃度の部分を、パイルアップによりトレンチ内壁のダミー酸化膜に引き寄せ、不純物濃度の差を無くすものである。つまりオン抵抗の切れが良く、相互インダクタンスの高いＭＯＳＦＥＴの製造方法を提供できる。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図８を参照してトレンチ型パワーＭＯＳＦＥＴのＰチャネル型を例に説明する。
【００２１】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通し半導体基板まで到達するトレンチを形成する工程と、トレンチの少なくともチャネル層上をダミー酸化して厚い酸化膜を形成し、チャネル層中の逆導電型不純物をトレンチに沿ってパイルアップさせる工程と、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成する工程と、ソース電極を形成する工程とから構成される。
【００２２】
本発明の第１の工程は、図１に示す如く、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成することにある。
【００２３】
Ｐ+型シリコン半導体基板１にＰ-型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にリン等を注入した後、拡散してＮ型のチャネル層４を形成する。この時の不純物濃度は機種及び耐圧により異なるが、例えばドーズ量１×1015〜１×1017程度とし、チャネル層４の深さは例えば0.8〜２μｍ程度とする。
【００２４】
本発明の第２の工程は、図２に示す如く、チャネル層を貫通し半導体基板まで到達するトレンチを形成することにある。
【００２５】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成し、ドライエッチングして部分的に除去し、チャネル層４が露出したトレンチ開口部６を形成する。
【００２６】
ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達する１〜３μｍ程度のトレンチ７を形成する。
【００２７】
本発明の第３の工程は、図３に示す如く、トレンチの少なくともチャネル層上をダミー酸化して厚い酸化膜を形成し、チャネル層中の逆導電型不純物をトレンチに沿ってパイルアップさせることにある。
【００２８】
本工程は、本発明の特徴となる工程であり、1100℃で４〜７分程度ダミー酸化をしてトレンチ７内壁とＣＶＤ酸化膜５表面に150 0〜4000Å程度の厚い酸化膜９を形成する。その後、酸化膜９とＣＶＤ酸化膜５をウェットのフッ酸により除去する。
【００２９】
通常ダミー酸化は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するために施すものである。また、高温で熱酸化することによりトレンチ開口部６に丸みをつけ、トレンチ開口部６での電界集中を避ける効果もある。
【００３０】
本発明では、さらに、従来よりも厚い酸化膜９を生成することによりチャネル層４中の不純物をパイルアップによりトレンチ７内壁の酸化膜９側に引き寄せることを目的としている。Ｐチャネル型のＭＯＳＦＥＴのチャネル層４を形成するＮ型不純物は、パイルアップにより、シリコン基板（チャネル層４）と酸化膜９界面のごく薄い層に集積する。その結果、高濃度であるチャネル層４表面から0.2μｍ程度の深さ付近のＮ型不純物が酸化膜９側に引かれ、その部分の不純物濃度は低減することになる。
【００３１】
その後、酸化膜９およびＣＶＤ酸化膜５を除去することにより、不純物が集積した薄い層も同時に除去され、チャネル層４の0.2〜２μｍの範囲の深さにおいて不純物濃度が再分布する。つまり、トレンチ７の深さ方向に沿って不純物濃度が均一となる。
【００３２】
本発明の第４の工程は、図４に示す如く、トレンチの少なくともチャネル層上にゲート絶縁膜を形成することにある。
【００３３】
全面を熱酸化してトレンチ７内壁の少なくともチャネル層上に厚さ数百Åのゲート酸化膜１１を形成する。
【００３４】
本発明の第５の工程は、図５に示す如く、トレンチに埋設される半導体材料からなるゲート電極を形成することにある。
【００３５】
全面にノンドープのポリシリコン層を付着し、ボロン等のＰ+型不純物を高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設されたゲート電極１３とする。
【００３６】
本発明の第６の工程は、図６に示す如く、チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成することにある。
【００３７】
レジスト膜ＰＲによるマスクにより選択的にリンをイオン注入し、Ｎ+型のボディコンタクト領域１４を形成した後、レジスト膜ＰＲを除去する。
【００３８】
更に、新たなレジスト膜ＰＲで予定のソース領域１５およびゲート電極１３を露出する様にマスクして、ボロンなどをイオン注入し、Ｐ+型のソース領域１５をトレンチ７に隣接するチャネル層４表面に形成した後、レジスト膜ＰＲを除去する。
【００３９】
本発明の第７の工程は、図７に示す如く、ソース電極を形成することにある。
【００４０】
全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜１６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極１３上に層間絶縁膜１６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。
【００４１】
また、図７に示す断面図を用いて、本発明のパワーＭＯＳＦＥＴの構造を説明する。
【００４２】
トレンチ型パワーＭＯＳＦＥＴは、半導体基板と、チャネル層と、トレンチと、ゲート酸化膜と、ゲート電極と、ソース領域と、層間絶縁膜と、ソース電極とから構成される。
【００４３】
半導体基板は、Ｐ+型のシリコン半導体基板１の上にＰ-型のエピタキシャル層を積層してドレイン領域２とする。
【００４４】
チャネル層４は、ドレイン領域２の表面に選択的にＮ型のリンなどを拡散してトレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域８が形成される。チャネル層４の不純物濃度がトレンチ深さ方向に沿って均一であるので、ゲート電極に印加があると、トレンチに接するチャネル層が均一に反転し、図７の破線で示すようにチャネル領域８も均一に形成される。
【００４５】
トレンチ７は、半導体基板を異方性ドライエッチングして形成し、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ７を形成する。トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００４６】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７内壁に数百Åの厚みに形成する。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられらたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００４７】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、該ポリシリコンには、低抵抗化を図るためにＰ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００４８】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にＰ+型不純物を拡散して形成され、ソース電極１７とコンタクトする。
【００４９】
ボディコンタクト領域１４は、基板の電位安定化のため、隣り合う第２ソース領域１５の間のチャネル層４表面にＮ+型不純物を拡散して形成する。
【００５０】
層間絶縁膜１６は、少なくともゲート電極１３を覆って形成されトレンチ開口部６にその一部を残している。
【００５１】
ソース電極１７は、全面にアルミニウムをスパッタして所望の形状にエッチングして形成する。
【００５２】
図８に、本発明のチャネル層深さに対するチャネル層不純物濃度のプロファイルを示す。Ｘ軸がチャネル層深さであり、Ｙ軸がチャネル層中の不純物濃度である。
【００５３】
図中実線が本発明の実施の形態のプロファイルであり、破線が従来のプロファイルである。チャネル層中の不純物は、パイルアップによりトレンチ内壁のダミー酸化膜に引かれ、その後ダミー酸化膜と同時にその一部が除去される。これにより、実線で示すように、チャネル層表面付近からチャネル層のほぼ全体にかけて、具体的には深さ0.2〜２μｍの範囲で不純物濃度が再分布され、局所的に高濃度であった部分が平坦化するので、トレンチ深さ方向に沿って均一な濃度となる。つまり、ゲート電極に印加があった場合、どの部分でも均一に反転し、オン抵抗のきれが良くなる。
【００５４】
なお、ダミー酸化膜の厚みは濃度分布を平坦化するために最適化した値であり、ここに示す限りではない。
【００５５】
【発明の効果】
本発明によれば、ダミー酸化で厚い酸化膜を形成し、パイルアップさせることにより、トレンチに沿ったチャネル層不純物濃度分布を平坦化できる。
【００５６】
パイルアップでチャネル層中の不純物がトレンチおよびシリコンの界面に集積するため、チャネル層表面付近からチャネル層のほぼ全体にかけて、具体的には深さ0.2〜２μｍの範囲で不純物濃度が再分布され、トレンチ中間付近で高濃度であった部分が平坦化する。
【００５７】
濃度分布が平坦であれば、ゲート電極に印加があった場合、トレンチのどの部分でも均一にチャネル層が反転することになる。
【００５８】
つまりオン抵抗がトレンチの深さ方向に沿って均一となるので、オン抵抗の切れが良く、相互インダクタンスが向上することになる。相互インダクタンスは動作時のＭＯＳＦＥＴの最高周波数と比例するため、高周波特性の高いＭＯＳＦＥＴの製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する概念図である。
【図９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を説明する概念図である。
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特にトレンチに沿ったチャネル領域の濃度分布を平坦化し、相互コンダクタンスを向上させる絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた。
【０００４】
また、オン抵抗の低減だけでなく、ＭＯＳＦＥＴの性能を示す相互コンダクタンスを向上させてオン抵抗の切れをよくすることも、動作時の最高周波数を向上する上で重要である。
【０００５】
図９から図１３を参照して、従来のトレンチ構造のＰチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００６】
図９では、Ｐ+型シリコン半導体基板２１にＰ-型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にリンを注入した後、拡散してＮ型のチャネル層２４を形成する。
【０００７】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００８】
ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
図１０ではダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に1000〜2000Å程度の酸化膜２９を形成し、その後、酸化膜２９とＣＶＤ酸化膜２５をエッチングにより除去する。このダミーの際のエッチングダメージを除去し、後のゲート酸化酸化を行う理由は、ドライエッチング膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１１では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、Ｐ型不純物を高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１１】
図１２ではレジスト膜ＰＲによるマスクにより選択的にリンをイオン注入し、Ｎ+型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
更に、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、ボロンなどをイオン注入し、Ｐ+型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図１３では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１４】
図１３を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＰチャネル型を例に示す。
【００１５】
Ｐ+型のシリコン半導体基板２１の上にＰ-型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＮ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＰ+型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＮ+型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿って破線で示すようなチャネル領域２８が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【００１６】
図１４には従来のチャネル層深さに対するチャネル層不純物濃度のプロファイルを示す。Ｘ軸がチャネル層深さであり、Ｙ軸がチャネル層中の不純物濃度である。
【００１７】
チャネル層はイオン注入後、拡散して形成するため、チャネル層表面から0.2μｍ程度の深さで局所的に高濃度になる（ａで示す）。つまり、チャネル層表面では不純物濃度が低く、トレンチの中間部で最も高濃度となり、トレンチ底部では再び低濃度になるので、ゲート電極に印加があると、チャネル領域２８は不純物濃度と対照的に図１３の破線で示すように反転する。
【００１８】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴの製造方法では、チャネル層の不純物濃度がトレンチの深さ方向に対して不均一である。チャネル層の不純物濃度とオン抵抗は比例関係にあり、チャネル層の不純物濃度が高ければオン抵抗が高くなるため、トレンチの深さ方向に沿ってオン抵抗の高い部分と低い部分が発生する。つまり、オン抵抗の低いチャネル層表面とトレンチ底部がオンしても、トレンチ中間部ではオンしないため、オン抵抗のきれが悪く、相互インダクタンスが低いという問題があった。相互インダクタンスは動作時の最高周波数と比例関係にあり、この向上が重要な課題となっている。
【００１９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層上をダミー酸化して厚い酸化膜を形成し、前記チャネル層中の逆導電型不純物を前記トレンチに沿ってパイルアップさせる工程と、前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、前記チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成する工程とを具備することを特徴とし、Ｐチャネル型ＭＯＳＦＥＴのチャネル層中の不純物が高濃度の部分を、パイルアップによりトレンチ内壁のダミー酸化膜に引き寄せ、不純物濃度の差を無くすものである。つまりオン抵抗の切れが良く、相互インダクタンスの高いＭＯＳＦＥＴの製造方法を提供できる。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図８を参照してトレンチ型パワーＭＯＳＦＥＴのＰチャネル型を例に説明する。
【００２１】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通し半導体基板まで到達するトレンチを形成する工程と、トレンチの少なくともチャネル層上をダミー酸化して厚い酸化膜を形成し、チャネル層中の逆導電型不純物をトレンチに沿ってパイルアップさせる工程と、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成する工程と、ソース電極を形成する工程とから構成される。
【００２２】
本発明の第１の工程は、図１に示す如く、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成することにある。
【００２３】
Ｐ+型シリコン半導体基板１にＰ-型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にリン等を注入した後、拡散してＮ型のチャネル層４を形成する。この時の不純物濃度は機種及び耐圧により異なるが、例えばドーズ量１×1015〜１×1017程度とし、チャネル層４の深さは例えば0.8〜２μｍ程度とする。
【００２４】
本発明の第２の工程は、図２に示す如く、チャネル層を貫通し半導体基板まで到達するトレンチを形成することにある。
【００２５】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成し、ドライエッチングして部分的に除去し、チャネル層４が露出したトレンチ開口部６を形成する。
【００２６】
ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達する１〜３μｍ程度のトレンチ７を形成する。
【００２７】
本発明の第３の工程は、図３に示す如く、トレンチの少なくともチャネル層上をダミー酸化して厚い酸化膜を形成し、チャネル層中の逆導電型不純物をトレンチに沿ってパイルアップさせることにある。
【００２８】
本工程は、本発明の特徴となる工程であり、1100℃で４〜７分程度ダミー酸化をしてトレンチ７内壁とＣＶＤ酸化膜５表面に150 0〜4000Å程度の厚い酸化膜９を形成する。その後、酸化膜９とＣＶＤ酸化膜５をウェットのフッ酸により除去する。
【００２９】
通常ダミー酸化は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するために施すものである。また、高温で熱酸化することによりトレンチ開口部６に丸みをつけ、トレンチ開口部６での電界集中を避ける効果もある。
【００３０】
本発明では、さらに、従来よりも厚い酸化膜９を生成することによりチャネル層４中の不純物をパイルアップによりトレンチ７内壁の酸化膜９側に引き寄せることを目的としている。Ｐチャネル型のＭＯＳＦＥＴのチャネル層４を形成するＮ型不純物は、パイルアップにより、シリコン基板（チャネル層４）と酸化膜９界面のごく薄い層に集積する。その結果、高濃度であるチャネル層４表面から0.2μｍ程度の深さ付近のＮ型不純物が酸化膜９側に引かれ、その部分の不純物濃度は低減することになる。
【００３１】
その後、酸化膜９およびＣＶＤ酸化膜５を除去することにより、不純物が集積した薄い層も同時に除去され、チャネル層４の0.2〜２μｍの範囲の深さにおいて不純物濃度が再分布する。つまり、トレンチ７の深さ方向に沿って不純物濃度が均一となる。
【００３２】
本発明の第４の工程は、図４に示す如く、トレンチの少なくともチャネル層上にゲート絶縁膜を形成することにある。
【００３３】
全面を熱酸化してトレンチ７内壁の少なくともチャネル層上に厚さ数百Åのゲート酸化膜１１を形成する。
【００３４】
本発明の第５の工程は、図５に示す如く、トレンチに埋設される半導体材料からなるゲート電極を形成することにある。
【００３５】
全面にノンドープのポリシリコン層を付着し、ボロン等のＰ+型不純物を高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設されたゲート電極１３とする。
【００３６】
本発明の第６の工程は、図６に示す如く、チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成することにある。
【００３７】
レジスト膜ＰＲによるマスクにより選択的にリンをイオン注入し、Ｎ+型のボディコンタクト領域１４を形成した後、レジスト膜ＰＲを除去する。
【００３８】
更に、新たなレジスト膜ＰＲで予定のソース領域１５およびゲート電極１３を露出する様にマスクして、ボロンなどをイオン注入し、Ｐ+型のソース領域１５をトレンチ７に隣接するチャネル層４表面に形成した後、レジスト膜ＰＲを除去する。
【００３９】
本発明の第７の工程は、図７に示す如く、ソース電極を形成することにある。
【００４０】
全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜１６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極１３上に層間絶縁膜１６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。
【００４１】
また、図７に示す断面図を用いて、本発明のパワーＭＯＳＦＥＴの構造を説明する。
【００４２】
トレンチ型パワーＭＯＳＦＥＴは、半導体基板と、チャネル層と、トレンチと、ゲート酸化膜と、ゲート電極と、ソース領域と、層間絶縁膜と、ソース電極とから構成される。
【００４３】
半導体基板は、Ｐ+型のシリコン半導体基板１の上にＰ-型のエピタキシャル層を積層してドレイン領域２とする。
【００４４】
チャネル層４は、ドレイン領域２の表面に選択的にＮ型のリンなどを拡散してトレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域８が形成される。チャネル層４の不純物濃度がトレンチ深さ方向に沿って均一であるので、ゲート電極に印加があると、トレンチに接するチャネル層が均一に反転し、図７の破線で示すようにチャネル領域８も均一に形成される。
【００４５】
トレンチ７は、半導体基板を異方性ドライエッチングして形成し、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ７を形成する。トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００４６】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７内壁に数百Åの厚みに形成する。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられらたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００４７】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、該ポリシリコンには、低抵抗化を図るためにＰ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００４８】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にＰ+型不純物を拡散して形成され、ソース電極１７とコンタクトする。
【００４９】
ボディコンタクト領域１４は、基板の電位安定化のため、隣り合う第２ソース領域１５の間のチャネル層４表面にＮ+型不純物を拡散して形成する。
【００５０】
層間絶縁膜１６は、少なくともゲート電極１３を覆って形成されトレンチ開口部６にその一部を残している。
【００５１】
ソース電極１７は、全面にアルミニウムをスパッタして所望の形状にエッチングして形成する。
【００５２】
図８に、本発明のチャネル層深さに対するチャネル層不純物濃度のプロファイルを示す。Ｘ軸がチャネル層深さであり、Ｙ軸がチャネル層中の不純物濃度である。
【００５３】
図中実線が本発明の実施の形態のプロファイルであり、破線が従来のプロファイルである。チャネル層中の不純物は、パイルアップによりトレンチ内壁のダミー酸化膜に引かれ、その後ダミー酸化膜と同時にその一部が除去される。これにより、実線で示すように、チャネル層表面付近からチャネル層のほぼ全体にかけて、具体的には深さ0.2〜２μｍの範囲で不純物濃度が再分布され、局所的に高濃度であった部分が平坦化するので、トレンチ深さ方向に沿って均一な濃度となる。つまり、ゲート電極に印加があった場合、どの部分でも均一に反転し、オン抵抗のきれが良くなる。
【００５４】
なお、ダミー酸化膜の厚みは濃度分布を平坦化するために最適化した値であり、ここに示す限りではない。
【００５５】
【発明の効果】
本発明によれば、ダミー酸化で厚い酸化膜を形成し、パイルアップさせることにより、トレンチに沿ったチャネル層不純物濃度分布を平坦化できる。
【００５６】
パイルアップでチャネル層中の不純物がトレンチおよびシリコンの界面に集積するため、チャネル層表面付近からチャネル層のほぼ全体にかけて、具体的には深さ0.2〜２μｍの範囲で不純物濃度が再分布され、トレンチ中間付近で高濃度であった部分が平坦化する。
【００５７】
濃度分布が平坦であれば、ゲート電極に印加があった場合、トレンチのどの部分でも均一にチャネル層が反転することになる。
【００５８】
つまりオン抵抗がトレンチの深さ方向に沿って均一となるので、オン抵抗の切れが良く、相互インダクタンスが向上することになる。相互インダクタンスは動作時のＭＯＳＦＥＴの最高周波数と比例するため、高周波特性の高いＭＯＳＦＥＴの製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する概念図である。
【図９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を説明する概念図である。
Claims (4)
- ドレイン領域となる一導電型の半導体基板表面に逆導電型不純物のイオン注入により逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチの少なくとも前記チャネル層上をダミー酸化して膜厚が２０００Åより厚く４０００Å以下の厚い酸化膜を形成し、前記チャネル層中の逆導電型不純物を前記トレンチに沿ってパイルアップさせ、局所的に高濃度の前記チャネル層の逆導電型不純物の濃度を低減し、該チャネル層の逆導電型不純物の濃度分布を前記トレンチの深さ方向に平坦にする工程と、
前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、
前記トレンチに埋設される半導体材料からなるゲート電極を形成する工程と、
前記チャネル層表面に前記トレンチに隣接した一導電型のソース領域を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。 - 前記チャネル層に形成されるチャネル領域は前記トレンチの深さ方向に沿って均一に形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
- 前記トレンチはその開口部が丸みを有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
- 前記半導体装置はＰチャネル型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
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