CN210245492U - 半导体结构及存储器 - Google Patents
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Abstract
本实用新型涉及一种半导体结构及存储器，半导体结构包括：衬底；下电极层，所述下电极层位于部分所述衬底上；绝缘介质层，所述绝缘介质层位于所述下电极层上，且所述绝缘介质层暴露出部分下电极层表面；上电极层，所述上电极层位于所述绝缘介质层上，所述上电极层、所述绝缘介质层以及所述下电极层构成反熔丝电容。本实用新型有利于改善半导体结构的电学性能。
Description
技术领域
本实用新型涉及半导体技术领域，特别涉及一种半导体结构及存储器。
背景技术
反熔丝(Anti-fuse)一种非常重要的可编程互连单元。例如，在集成电路中设计多个具有相同功能的电路模块作为备份，当发现其中一个电路模块失效时，通过熔丝元件将电路模块和集成电路中的其它功能电路烧断，而使用具有相同功能的另一个电路模块取代失效的电路模块。
反熔丝结构一般为三明治结构，包括上下电极和位于上下电极间的反熔丝介质层。根据反熔丝介质层的材料的不同，目前较为成熟的反熔丝结构主要分为：ONO(氧化硅-氮化硅-氧化硅)反熔丝结构、非晶硅反熔丝结构和氧化物反熔丝结构。对于氧化物反熔丝而言，可以利用栅介质层作为氧化物反熔丝结构中的反熔丝介质层，栅电极层作为反熔丝结构的上电极板，源极、漏极或者位于衬底中的其他掺杂区作为氧化物反熔丝结构中的下电极。
现有技术的具有反熔丝电容的半导结构的性能有待提高。
实用新型内容
本实用新型解决的技术问题为提供一种半导体结构及存储器，改善半导体结构的电学性能。
为解决上述技术问题，本实用新型实施例提供一种半导体结构，包括：衬底；下电极层，所述下电极层位于部分所述衬底上；绝缘介质层，所述绝缘介质层位于所述下电极层上，且所述绝缘介质层暴露出部分下电极层表面；上电极层，所述上电极层位于所述绝缘介质层上，所述上电极层、所述绝缘介质层以及所述下电极层构成反熔丝电容。
另外，所述上电极层的电阻小于所述下电极层的电阻。
另外，所述下电极层内具有第一掺杂离子，所述第一掺杂离子用于降低所述下电极层的电阻率；所述上电极层内具有第二掺杂区，所述第二掺杂离子用于降低所述上电极层的电阻率，且所述第二掺杂离子的掺杂浓度大于所述第一掺杂离子的掺杂浓度。
另外，还包括：第一电连接单元，所述第一电连接单元与所述下电极层电连接；第二电连接单元，所述第二电连接单元与所述上电极层电连接。
另外，所述绝缘介质层暴露出所述下电极层的部分顶部表面；且所述第一电连接单元与所述绝缘介质层暴露出的所述下电极层的顶部表面相接触。
另外，还包括：平坦化层，所述平坦化层覆盖所述绝缘介质层暴露出的所述下电极层的顶部表面，且所述第一电连接单元包括贯穿所述平坦化层的第一导电插塞，所述第一导电插塞与所述下电极层的部分表面相接触。
另外，还包括：位于所述衬底上的栅介质层；位于所述栅介质层上的第一栅电极层，所述第一栅电极层与所述下电极层处于同层，且所述第一栅电极层与所述下电极层的材料相同；位于所述第一栅电极层上的第二栅电极层，所述第二栅电极层与所述上电极层处于同层，且所述第二栅电极层与所述上电极层的材料相同。
另外，还包括：中间介质层，所述中间介质层位于所述第一栅电极层与所述第二栅电极层之间，且所述中间介质层与所述绝缘介质层处于同层。
另外，还包括：隔离介质层，所述隔离介质层位于所述下电极层与所述衬底之间，所述隔离介质层与所述栅介质层处于同层，且所述隔离介质层与所述栅介质层的材料相同。
另外，还包括：位于所述衬底内的隔离结构，且所述衬底暴露出所述隔离结构顶部表面，所述反熔丝电容位于所述隔离结构正上方。
另外，所述绝缘介质层内具有改性离子，所述改性离子用于调节所述绝缘介质层的击穿性能。
另外，所述改性离子包括锗离子或者碳离子。
另外，所述改性离子的离子浓度为1E13atom/cm3～1E14atom/cm3。
相应的，本实用新型实施例还提供一种包括上述半导体结构的存储器。
与现有技术相比，本实用新型提供的技术方案具有以下优点：
本实用新型实施例提供一种结构性能优异的半导体结构，其中，上电极层、绝缘介质层以及下电极层在沿垂直于衬底表面方向堆叠，且上电极层以及下电极层分别作为反熔丝电容的上电极板以及下电极板，无需借助位于衬底内的源极或者漏极作为反熔丝电容的电极板之一，从而使得反熔丝电容的电学性能更为独立，能够满足更多的电学应用需求，进而改善半导体结构的电学性能。
另外，下电极层内具有第一掺杂离子，所述第一掺杂离子用于降低所述下电极层的电阻率；所述上电极层内具有第二掺杂区，所述第二掺杂离子用于降低所述上电极层的电阻率，且所述第二掺杂离子的掺杂浓度大于所述第一掺杂离子的掺杂浓度。上电极层内的掺杂离子浓度相对较高，有利于减小上电极层的电阻，且下电极层内的掺杂离子浓度相对较低，能够避免由于掺杂离子浓度大带来的掺杂离子扩散至衬底内的问题，进一步的改善半导体结构的电学性能。
另外，还包括：位于所述衬底上的栅介质层；位于所述栅介质层上的第一栅电极层，所述第一栅电极层与所述下电极层处于同层，且所述第一栅电极层与所述下电极层的材料相同；位于所述第一栅电极层上的第二栅电极层，所述第二栅电极层与所述上电极层处于同层，且所述第二栅电极层与所述上电极层的材料相同。如此设置，使得反熔丝电容与晶体管的制造工艺兼容，降低工艺成本。
另外，反熔丝电容位于隔离结构正上方，有利于进一步的避免反熔丝电容与晶体管之间的相互电学影响，例如可以防止反熔丝电容工作时对晶体管的栅介质层造成损伤。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种具有反熔丝电容的半导体结构的结构示意图；
图2及图3为本实用新型一实施例提供的半导体结构的剖面结构示意图；
图4至图10为本实用新型实施例提供的半导体结构制造方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有的半导体结构的电学性能有待提高。
图1为一种具有反熔丝电容的半导体结构的结构示意图，参考图1，半导体结构包括：衬底100以及位于衬底100内的隔离结构101；位于衬底100上的栅极结构(未图示)；位于栅极结构相对两侧的掺杂区104，其中一侧的掺杂区104用作源极，另一侧的掺杂区104用作漏极；位于衬底100上的绝缘介质层102；位于绝缘介质层102上的电极层103；与掺杂区104电连接的导电插塞105。
具体地，栅极结构包括栅介质层以及位于栅介质层上的栅电极层，绝缘介质层102的材料与栅介质层的材料相同，电极层103的材料与栅电极层的材料相同。其中，电极层103、绝缘介质层102以及掺杂区104构成反熔丝电容，当电极层103接通第一电压V1且掺杂区104接通第二电压V2时，绝缘介质层102被击穿，图1中以区域A示意击穿区域。
上述半导体结构中，掺杂区104一方面用作源极或者漏极，另一方面还用作反熔丝电容的下电极，因此反熔丝电容的电学性能会受到晶体管的电学性能的影响，或者说，反熔丝电容的电学性能依附于源极或者漏极提供的电压。
为解决上述问题，本实用新型实施例提供一种半导体结构，包括：衬底；下电极层，所述下电极层位于部分所述衬底上；绝缘介质层，所述绝缘介质层位于所述下电极层上，且所述绝缘介质层暴露出部分下电极层表面；上电极层，所述上电极层位于所述绝缘介质层上，所述上电极层、所述绝缘介质层以及所述下电极层构成反熔丝电容。本实用新型实施例提供的半导体结构中反熔丝电容的电学性能独立。
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
可以理解，本实用新型所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语的限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本实用新型的范围的情况下，可以将第一数量称为第二数量，且类似地，可将第二数量称为第一数量。第一数量和第二数量两者都是数量，但其不是同一数量。
图2及图3为本实用新型一实施例提供的半导体结构的剖面结构示意图，
图2为沿第一方向切割的剖面结构示意图，图3为沿第二方向切割的剖面结构示意图，且第一方向与第二方向相垂直。
参考图2及图3，本实施例提供的半导体结构包括：衬底200；下电极层203，所述下电极层203位于部分所述衬底200上；绝缘介质层204，所述绝缘介质层204位于所述下电极层203上，且所述绝缘介质层204暴露出部分下电极层203表面；上电极层205，所述上电极层205位于所述绝缘介质层204上，所述上电极层205、所述绝缘介质层204以及所述下电极层203构成反熔丝电容。
本实施例提供的半导体结构中，在垂直于衬底200表面方向上，通过下电极层203、绝缘介质层204以及上电极层205构成反熔丝电容，无需借助位于衬底内的源极或者漏极作为反熔丝电容的电极板之一，从而使得反熔丝电容的电学性能更为独立，能够满足更多的电学应用需求。
以下将结合附图对本实施例提供的半导体结构进行详细说明。
衬底200可以为硅衬底、锗衬底、锗化硅衬底、碳化硅衬底、III-V族衬底或者蓝宝石衬底等半导体衬底。本实施例中，以衬底200为硅衬底作为示例。
下电极层203作为反熔丝电容的下电极板，上电极层205作为反熔丝电容的上电极板。本实施例中，下电极层203的材料与上电极层205的材料不同，且上电极层205的电阻小于下电极层203的电阻。由于上电极层205的电阻减小，因此施加在上电极层205的电压经由上电极层205传输至绝缘介质层204的过程中电压损耗小，且能够减小上电极层205产生的热量。
可以采用上电极层205和下电极层203的掺杂离子浓度的不同的方案，实现上电极层205与下电极层203的电阻不同的目的。具体地，下电极层203内具有第一掺杂离子，第一掺杂离子用于降低下电极层203的电阻率；上电极层205内具有第二掺杂离子，第二掺杂离子用于降低上电极层205的电阻率，且第二掺杂离子的掺杂浓度大于第一掺杂离子的掺杂浓度。
由于上电极层205内的掺杂离子浓度大于下电极层203内的掺杂离子浓度，因此上电极层205能够具有较小的电阻，同时由于下电极层203内的掺杂离子浓度较小，因而下电极层203内的掺杂离子扩散至衬底200内的概率小，从而避免了下电极层203内的掺杂离子扩散至衬底200内带来的不良影响，有利于进一步的改善半导体结构的性能。
第一掺杂离子可以为N型离子或者P型离子，第二掺杂离子可以为N型离子或者P型离子，N型离子包括P、As或者Sb，P型离子包括B、Ga或者In。本实施例中，第一掺杂离子与第二掺杂离子相同。在其他实施例中，第一掺杂离子与第二掺杂离子也可以不同。
本实施例中，下电极层203的材料为掺杂有第一掺杂离子的多晶硅，上电极层205的材料为掺杂有第二掺杂离子的多晶硅。这样设置的好处在于：由于多晶硅可以作为栅极结构的栅电极层的材料，因此，可以利用半导体结构中的晶体管的制造工艺，同时制造反熔丝电容，更具体地，利用栅极结构中的栅电极层的制造工艺，形成下电极层203以及上电极层205。
需要说明的是，下电极层203中的第一掺杂离子的掺杂浓度也可以为零，也就是说，下电极层202的材料可以为本征半导体材料，例如为本征多晶硅。
绝缘介质层204作为反熔丝电容的中间介质层。绝缘介质层204的材料可以为氧化物或者氮化物中的一种或多种，例如为氧化硅、氮化硅、氮氧化硅或者碳氮氧化硅中的一种或多种；绝缘介质层204的材料还可以为高k介质材料，高k介质材料指的是相对介电常数大于氧化硅的相对介电常数的材料，例如为HfO2或者Al2O3等。本实施例中，以绝缘介质层204的材料为氧化硅作为示例。
需要说明的是，绝缘介质层204可以为单层结构，也可以为叠层结构，例如可以为ONO(oxide-nitride-oxide)叠层结构。
绝缘介质层204的厚度为10埃～60埃，例如为15埃、25埃、30埃、50埃。本实施例中，绝缘介质层204的厚度小于或等于20埃。
根据反熔丝电容的不同应用需求，绝缘介质层204也相应具有不同的击穿性能。为此，本实施例中，绝缘介质层204内还可以具有改性离子，改性离子用于调节绝缘介质层204的击穿性能，例如可以降低绝缘介质层204的击穿电压，使得绝缘介质层204在较低的电压下即可被击穿，从而实现上电极层205与下电极层203之间的导通。
有关改性离子调节绝缘介质层204的击穿性能的作用机理复杂。作为一种解释，改性离子调节绝缘介质层204的击穿性能的作用机理如下：
改性离子的引入，可以借由离子注入工艺完成，在离子注入工艺过程中，具有较高能量的离子对绝缘介质层204进行轰击，使得绝缘介质层204内部的化学键的键能变弱；当电子在绝缘介质层204中传输时，由于化学键的键能变弱，因而电子与晶格发生膨胀释放的能量更易促使化学键断裂，从而使得绝缘介质层204内的陷阱更易形成；在绝缘介质层204中传输的电子和空穴被不断产生的陷阱捕获，形成陷阱电荷；当随机产生的陷阱互相构成的大的缺陷形成了从绝缘介质层204顶部表面到底部表面的通道时，绝缘介质层204被击穿。
本实施例中，改性离子为锗离子。在其他实施例中，改性离子还可以为碳离子。
本实施例中，改性离子的离子浓度为1E13atom/cm3～1E14atom/cm3，例如为2E13atom/cm3、5E13atom/cm3、7E13atom/cm3。
可以理解的是，当在形成上电极层205之后再向绝缘介质层204内掺杂改性离子时，相应的，上电极层205内也具有改性离子。
本实施例中，绝缘介质层204暴露出下电极层203的部分顶部表面，以便于下电极层203通过暴露出的顶部表面与外部电源或者其他器件电连接。需要说明的是，在其他实施例中，绝缘介质层也可以位于下电极层的整个顶部表面，下电极层通过侧壁表面与外部电源或者其他器件电连接。
为了增加上电极板与下电极板之间的相对面积，提高反熔丝电容的电容值，本实施例中，上电极层205位于绝缘介质层204的整个顶部表面。本实施例中，为了进一步的增加上电极板与下电极板之间的相对面积，上电极层205、绝缘介质层204以及下电极层203的部分侧壁齐平。
本实施例中，半导体结构还可以包括：位于上电极层205顶部表面的第一金属硅化物层(未图示)，第一金属硅化物层的材料的电阻率大于上电极层205的材料的电阻率，有利于减小上电极层205与其他电连接部件之间的接触电阻。金属硅化物层的材料可以为硅化镍。
为了对上电极层205顶部表面提供保护作用，半导体结构还可以包括：位于上电极层205上的第一覆盖层206，且第一金属硅化物层位于第一覆盖层206与上电极层205之间。本实施例中，第一覆盖层206的材料为氮化硅；在其他实施例中，第一覆盖层206的材料也可以为其他合适绝缘材料。
半导体结构还可以包括：第一侧墙210，第一侧墙210覆盖上电极层205侧壁、绝缘介质层204侧壁以及下电极层203侧壁。本实施例中，第一侧墙201还覆盖第一覆盖层206侧壁表面。
半导体结构还包括：第一电连接单元207，第一电连接单元207与下电极层203电连接，通过第一电连接单元207使第一电压施加至下电极层203上；第二电连接单元208，第二电连接单元208与上电极层205电连接，通过第二电连接单元208使第二电压施加至上电极层205上。
第一电连接单元207用于电连接下电极层203与外部电源或者其他器件，从而使第一电压施加至下电极层203上；第二电连接单元208用于电连接上电极层205与外部电源或其他器件，从而使第二电压施加至上电极层205上。
本实施例中，绝缘介质层204暴露出下电极层203的部分顶部表面，相应的，第一电连接单元207与绝缘介质层204暴露出的下电极层203的部分顶面表面相接触。
本实施例中，半导体结构还包括：平坦化层20，平坦化层20覆盖绝缘介质层204暴露出的下电极层203顶部表面，且第一电连接单元207包括贯穿平坦化层20的第一导电插塞，第一导电插塞与下电极层203的部分表面相接触。
其中，平坦化层20还暴露出第一覆盖层206顶部表面，且第二电连接单元208包括贯穿第一覆盖层206的第二导电插塞，且第二导电插塞与上电极层205的部分表面相接触。需要说明的是，当上电极层顶部表面形成有第一金属硅化物层时，第二导电插塞与第一金属硅化物层相接触。
可以理解的是，平坦化层20还可以位于第一覆盖层206顶部表面，相应的，第二导电插塞还贯穿位于第一覆盖层206顶部表面的平坦化层20。
本实施例中，半导体结构除包括反熔丝电容外，还包括晶体管，因此可以利用晶体管的制造工艺制作反熔丝电容。具体地，半导体结构还包括：位于衬底200上的栅介质层302；位于栅介质层303上的第一栅电极层303，所述第一栅电极层303与所述下电极层203处于同层，且所述第一栅电极层303与所述下电极层203的材料相同；位于所述第一栅电极层303上的第二栅电极层305，所述第二栅电极层305与所述上电极层205处于同层，且所述第二栅电极层305与所述上电极层205的材料相同。
第一栅电极层303与下电极层203处于同层，可以理解为，第一栅电极层303顶部表面与下电极层203顶部表面齐平。
本实施例中，半导体结构还包括：隔离介质层202，隔离介质层202位于下电极层203与衬底200之间，且隔离介质层202与栅介质层302处于同层，且隔离介质层202与栅介质层302的材料相同。需要说明的是，当下电极层203暴露出隔离介质层202边缘部分顶部表面时，第一侧墙210位于隔离介质层202边缘部分顶部表面。在其他实施例中，下电极层还可以位于隔离介质层整个顶部表面。
由于隔离介质层202的存在，第一栅电极层303底部表面也与下电极层203底部表面齐平。
隔离介质层202既可以起到电隔离衬底200与下电极层203的作用，且还能起到阻挡下电极层203中的第一掺杂离子向衬底200内扩散的作用。
第二栅电极层305与上电极层205处于同层，可以理解为，第二栅电极层305顶部表面与上电极层205顶部表面齐平。本实施例中，第一栅电极层303与第二栅电极层305相接触，因而，相较于衬底200表面而言，第二栅电极层305底部表面低于上电极层205底部表面。
需要说明的是，在其他实施例中，半导体结构还可以包括：中间介质层，中间介质层位于第一栅电极层与第二栅电极层之间，且中间介质层与绝缘介质层处于同层。相应的，上电极层底部表面与第二栅电极层底部表面齐平。
第一栅电极层303和第二栅电极层305共同构成栅电极层。由前述分析可知，第二栅电极层305的电阻小于第一栅电极层303的电阻，因此相较于栅电极层的材料均为第一栅电极层的材料的方案而言，本实施例中，栅电极层的整体电阻更小，从而由于改善栅电极层内的信号延迟问题。
并且，第一栅电极层303内具有第一掺杂离子，第二栅电极层305内具有第二掺杂离子，且第一掺杂离子浓度小于第二掺杂离子浓度。也就是说，与衬底200距离更近的第一栅电极层303内的掺杂离子浓度相对较小，从而有利于避免栅电极层内的掺杂离子扩散至衬底200内，进而避免掺杂离子扩散造成的不良影响，进而进一步的改善半导体结构的电学性能。
有关第一栅电极层303以及第二栅电极层305的材料说明，可参考前述对上电极层203和下电极层205的相应说明，在此不再赘述。
本实施例中，半导体结构还可以包括：位于第二栅电极层305顶部表面的第二金属硅化物层；位于第二栅电极层305上的第二覆盖层306，且第二金属硅化物层位于第二栅电极层305与第二覆盖层306之间；覆盖第一栅电极层303侧壁、第二栅电极层305侧壁以及第二覆盖层306侧壁的第二侧墙310。
半导体结构还包括：位于第一栅电极层303相对两侧的衬底200内的掺杂区301，其中一个掺杂区301用作源极，另一掺杂区301用作漏极。晶体管为N型晶体管时，相应掺杂区301的掺杂离子为N型离子；晶体管为P型离子时，相应掺杂区301的掺杂离子为P型离子。
本实施例中，半导体结构还包括：位于所述衬底200内的隔离结构201，且所述衬底200暴露出所述隔离结构201顶部表面，所述反熔丝电容位于所述隔离结构201正上方。
具体地，下电极层203在所述衬底200上的正投影位于所述隔离结构201顶部表面内部。可以理解的是，隔离介质层202在衬底200上的正投影位于隔离结构201顶部表面内部外，也可以位于隔离结构201顶部表面以外的其他区域。
隔离结构201可以为浅沟槽隔离结构(STI，shallow trench isolation)，用于电隔离相邻有源区(AA，Active Area)。此外，本实施例中，由于反熔丝电容设置于隔离结构201正上方，能够防止反熔丝电容与掺杂区301电连接，从而避免反熔丝电容中在编程时的电压经由掺杂区301传输至栅介质层302内，进而避免对栅介质层302造成损伤，进一步的提高半导体结构的电学性能。
需要说明的是，在其他实施例中，反熔丝电容还可以横跨隔离结构和部分衬底，或者，反熔丝电容还可以仅位于隔离结构以外的衬底上方。
本实施例提供一种结构性能优越的半导体结构，反熔丝电容的电学性能独立，使得反熔丝电容能够应用于更多的需求中。
另外，半导体结构还包括晶体管，且下电极层与晶体管的第一栅电极层材料相同且处于同层，上电极层与晶体管的第二栅电极层材料相同且处于同层，因而能够利用晶体管制造工艺制作反熔丝电容，有利于节约工艺成本。
相应的，本实用新型实施例还提供一种包括上述半导体结构的存储器，存储器可以为DRAM存储器。
相应的，本实用新型实施例还提供一种制造上述半导体结构的制造方法，包括：提供衬底；在所述衬底上形成下电极层；在所述下电极层上形成绝缘介质层，且所述绝缘介质层暴露出部分下电极层表面；在所述绝缘介质层上形成上电极层，所述上电极层、所述绝缘介质层以及所述下电极层构成反熔丝电容。以下将以半导体结构还包括晶体管作为示例，对半导体结构的制造方法进行详细说明。
图4至图10为本实用新型实施例提供的半导体结构制造方法各步骤对应的结构示意图。
参考图4，提供衬底200；在所述衬底200上形成栅介质层302。
本实施例中，在形成栅介质层302的工艺步骤中，同时在衬底200上形成隔离介质层202，隔离介质层202可用于电隔离衬底200与后续形成的下电极层。
其中，隔离介质层202与栅介质层302相互分立。在其他实施例中，隔离介质层与栅介质层也可以为整块连续膜层。
本实施例中，还包括：在衬底200内形成隔离结构201，且衬底200暴露出隔离结构201顶部。
需要说明的是，本实施例中，在形成栅介质层302之前，先形成隔离结构201，从而使得形成的隔离介质层202位于隔离结构201顶部表面。
参考图5，在衬底200上形成下电极层203。
具体地，在栅介质层302上形成第一栅电极层303，且在形成第一栅电极层303的工艺步骤中，同时形成下电极层203，且隔离介质层202位于下电极层203与衬底200之间。也就是说，下电极层203的材料与第一栅电极层303的材料相同。
本实施例中，第一栅电极层303的材料为多晶硅，且第一栅电极层303内还具有第一掺杂离子；相应的，下电极层203的材料为多晶硅，且下电极层203内还具有第一掺杂离子。
形成下电极层203以及第一栅电极层303的工艺步骤可以包括：在衬底200上形成第一多晶硅膜，且对第一多晶硅膜进行第一掺杂处理，使得第一多晶硅膜内具有第一掺杂离子，其中，第一掺杂处理可以采用离子注入工艺或者原位掺杂(in-situ doping)工艺；对第一多晶硅膜进行图形化处理，形成下电极层203以及第一栅电极层303。
本实施例中，上电极层203位于隔离结构201正上方。在其他实施例中，上电极层也可以位于衬底任意区域上方。
参考图6及图7，图6为在图5基础上的结构示意图，图7与图6的剖面方向相垂直，在下电极层203上形成绝缘介质层204。
本实施例中，绝缘介质层204暴露出部分下电极层203顶部表面。有关绝缘介质层204的材料可以参考前述实施例的相应说明，在此不再赘述。
绝缘介质层204的厚度可以为10埃～60埃，例如为15埃、35埃、50埃。本实施例中，绝缘介质层204的厚度小于或等于20埃。
需要说明的是，本实施例中，后续形成的第二栅电极层与第一栅电极层303相接触。在其他实施例中，当后续形成的第二栅电极层与第一栅电极层之间具有中间介质层时，在形成绝缘介质层的工艺步骤中，还可以同时在第一栅电极层顶部表面形成中间介质层。
参考图8及图9，图8为在图6基础上的结构示意图，图9为在图7基础上的结构示意图，在绝缘介质层204上形成上电极层205。
上电极层205、绝缘介质层204以及下电极层203构成反熔丝电容。
具体地，在第一栅电极层303上形成第二栅电极层305，且在形成第二栅电极层305的工艺步骤中，同时形成上电极层205。也就是说，上电极层205的材料与第二栅电极层305的材料相同。
本实施例中，第二栅电极层305的材料为多晶硅，且第二栅电极层305内具有第二掺杂离子，且第二掺杂离子浓度大于第一掺杂离子浓度；相应的，上电极层205的材料为多晶硅，且上电极层205内还具有第二掺杂离子。
形成上电极层205以及第二栅电极层305的工艺步骤可以包括：在衬底200上形成第二多晶硅膜，且对第二多晶硅膜进行第二掺杂处理，使得第二多晶硅膜内具有第二掺杂离子，其中，第二掺杂处理可以采用离子注入工艺或者原位掺杂工艺；对第二多晶硅膜进行图形化处理，形成上电极层205以及第二栅电极层305。
第二掺杂离子浓度大于第一掺杂离子浓度，使得第二栅电极层305的电阻相对于第一栅电极层303而言更小，从而有利于保证栅电极层整体的电阻值相对较小；且由于第一栅电极层303内的第一掺杂离子浓度相对较小，能够避免由于掺杂离子浓度过大而带来的掺杂离子向衬底200内扩散的问题。
需要说明的是，在其他实施例中，当需要在第一栅电极层与第二栅电极层之间形成中间介质层时，在形成绝缘介质层的工艺步骤中，还可以在第一栅电极层上形成中间介质层。
还需要说明的是，本实施例中，以先图形化形成下电极层203后图形化形成上电极层205作为示例，在其他实施例中，也可以在同一道图形化工艺步骤中，同时形成上电极层以及下电极层。具体地，形成下电极层、绝缘介质层、上电极层、第一栅电极层以及第二栅电极层的工艺步骤包括：形成下电极膜；在下电极膜上形成绝缘介质膜；在绝缘介质膜上形成上电极膜；图形化上电极膜、绝缘介质膜以及下电极膜。
在形成第一栅电极层303以及第二栅电极层305之后，还可以进行退火处理，使第一掺杂离子在第一栅电极层303内再分布，第二掺杂离子在第二栅电极层305内再分布。
参考图10，对绝缘介质层204进行改性离子注入处理30，向绝缘介质层203内掺杂改性离子。
所述改性离子注入处理30用于调整绝缘介质层204的击穿性能。作为一种解释，改性离子注入处理30过程中，改性离子轰击绝缘介质层203，使得绝缘介质层203内部的化学键键能变弱。
本实施例中，改性离子为锗离子。在其他实施例中，改性离子还可以为碳离子。
对于改性离子注入处理30，注入离子剂量不宜过小，也不宜过大。若注入离子剂量过小，则起到的调节绝缘介质层203击穿性能的效果有限；若注入离子剂量过大，易对未发生击穿时绝缘介质层203的导电性能造成不良影响。为此，本实施例中，改性离子注入处理30中，改性离子注入剂量为1E13atom/cm3～1E14atom/cm3。
此外，对于改性离子注入处理30，注入能量不宜过小，也不宜过大。若注入能量过小，则起到的调节绝缘介质层203击穿性能的效果有限；若注入能量过大，易对未发生击穿时绝缘介质层203的导电性能造成不良影响，且易注入至下电极层203内。为此，本实施例中，改性离子注入处理30中，改性离子注入能量为5Kev～20Kev，例如为8Kev、11Kev、15Kev、18Kev。
本实施例中，在形成上电极层205之后，经由上电极层205对绝缘介质层203进行改性离子注入处理30，有利于降低改性离子注入处理30的工艺难度。这是由于，改性离经由上电极层205后才到达绝缘介质层203，因此可以显著的减小改性离子进入下电极层203的概率，对改性离子注入处理30的工艺精确度要求相对较低。
需要说明的是，在其他实施例中，也可以在形成绝缘介质层之后形成上电极层之前，直接对绝缘介质层进行改性离子注入处理。
结合参考图2及图3，形成第一电连接单元207，第一电连接单元207与下电极层203电连接；形成第二电连接单元208，第二电连接单元208与上电极层205电连接。
本实施例中，在形成栅电极层之后，在栅电极层相对两侧的衬底200内形成掺杂区301。在其他实施例中，也可以在形成栅电极层之前，先形成掺杂区。
还可以包括步骤：在上电极层205上形成第一覆盖层206；在第二栅电极层305上形成第二覆盖层306；形成第一侧墙210，第一侧墙210覆盖下电极层203侧壁、绝缘介质层204侧壁、上电极层205侧壁以及第一覆盖层206侧壁；形成第二侧墙310，第二侧墙310覆盖第一栅电极层303侧壁、第二栅电极层305侧壁以及第二覆盖层306侧壁。
具体地，第一电连接单元207与绝缘介质层204暴露出的下电极层203的顶部表面相接触。
本实施例中，在形成第一电连接层207以及第二电连接层208之前，还包括：形成平坦化层20，平坦化层20覆盖绝缘介质层204暴露出的下电极层203的顶部表面，且还位于衬底200上。本实施例中，以平坦化层20顶部表面与第一覆盖层206顶部表面以及第二覆盖层306顶部表面齐平作为示例。
在形成平坦化层20后，形成贯穿平坦化层20的第一导电插塞，且第一导电插塞与下电极层203的部分顶部表面相接触，第一电连接单元207包括该第一导电插塞。
形成贯穿第一覆盖层206的第二导电插塞，且第二导电插塞与上电极层205部分顶部表面相接触，第二电连接单元208包括该第二导电插塞。
应当理解的是，本实用新型实施例提供的半导体结构不限于采用上述实施例提供的制造方法制造。并且，上述制造方法中各步骤也不是必然按照撰写顺序依次进行，除非本文中明确的说明，这些步骤的进行并没有严格的顺序限制。
本实施例提供的半导体结构的制造方法中，形成的反熔丝电容的上电极板和下电极板的堆叠方向为垂直于衬底200表面方向，无需借助位于衬底内的源极或者漏极作为反熔丝电容的电极板之一，从而使得反熔丝电容的电学性能更为独立，能够满足更多的电学应用需求。
此外，本实施例提供的半导体结构的制造方法中，利用了需要分步形成第一栅电极层303以及第二栅电极层305的工艺步骤，形成反熔丝电容的下电极层203以及上电极层205，使得反熔丝电容的制造工艺与晶体管制造工艺兼容，无需额外的提供膜层形成工艺步骤且无需额外的提供光罩，有效的节约了工艺步骤。
本领域的普通技术人员可以理解，上述各实施方式是实现本实用新型的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本实用新型的精神和范围。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各自更动与修改，因此本实用新型的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底；
下电极层，所述下电极层位于部分所述衬底上；
绝缘介质层，所述绝缘介质层位于所述下电极层上，且所述绝缘介质层暴露出部分下电极层表面；
上电极层，所述上电极层位于所述绝缘介质层上，所述上电极层、所述绝缘介质层以及所述下电极层构成反熔丝电容。
2.如权利要求1所述的半导体结构，其特征在于，所述上电极层的电阻小于所述下电极层的电阻。
3.如权利要求1所述的半导体结构，其特征在于，还包括：第一电连接单元，所述第一电连接单元与所述下电极层电连接；第二电连接单元，所述第二电连接单元与所述上电极层电连接。
4.如权利要求3所述的半导体结构，其特征在于，所述绝缘介质层暴露出所述下电极层的部分顶部表面；且所述第一电连接单元与所述绝缘介质层暴露出的所述下电极层的顶部表面相接触。
5.如权利要求4所述的半导体结构，其特征在于，还包括：平坦化层，所述平坦化层覆盖所述绝缘介质层暴露出的所述下电极层的顶部表面，且所述第一电连接单元包括贯穿所述平坦化层的第一导电插塞，所述第一导电插塞与所述下电极层的部分表面相接触。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底上的栅介质层；位于所述栅介质层上的第一栅电极层，所述第一栅电极层与所述下电极层处于同层，且所述第一栅电极层与所述下电极层的材料相同；位于所述第一栅电极层上的第二栅电极层，所述第二栅电极层与所述上电极层处于同层，且所述第二栅电极层与所述上电极层的材料相同。
7.如权利要求6所述的半导体结构，其特征在于，还包括：中间介质层，所述中间介质层位于所述第一栅电极层与所述第二栅电极层之间，且所述中间介质层与所述绝缘介质层处于同层。
8.如权利要求6所述的半导体结构，其特征在于，还包括：隔离介质层，所述隔离介质层位于所述下电极层与所述衬底之间，所述隔离介质层与所述栅介质层处于同层，且所述隔离介质层与所述栅介质层的材料相同。
9.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述衬底内的隔离结构，且所述衬底暴露出所述隔离结构顶部表面，所述反熔丝电容位于所述隔离结构正上方。
10.一种存储器，其特征在于，包括：如权利要求1-9任一项所述的半导体结构。
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Cited By (2)
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|---|---|---|---|---|
| WO2022032957A1 (zh) * | 2020-08-11 | 2022-02-17 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| US11864375B2 (en) | 2020-08-11 | 2024-01-02 | Changxin Memory Technologies, Inc. | Memory and method for manufacturing same |
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- 2019-07-02 CN CN201921022424.2U patent/CN210245492U/zh active Active
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