JP2005109064A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 拡散抵抗の高抵抗化を防止し、メモリ用トランジスタの性能向上が図れるDRAM混載の半導体装置及びその製造方法を提供する。
【解決手段】 メモリ用トランジスタ形成領域におけるP型シリコン基板1にP型ウェル領域2及び素子分離領域3を形成した後、活性領域上にゲート絶縁膜4及びゲート電極5を形成する。その後、ゲート電極5をマスクにして、第1のn型拡散層6を形成した後、ゲート電極5の側面上にサイドウォールスペーサ7を形成する。その後、ゲート電極5及びサイドウォールスペーサ7をマスクにして、第2のn型拡散層8を形成する。次に、基板上に層間絶縁膜10を形成した後、層間絶縁膜10にn型ソース・ドレイン領域9と接続されるコンタクトプラグ11を形成する。
【選択図】 図1
【解決手段】 メモリ用トランジスタ形成領域におけるP型シリコン基板1にP型ウェル領域2及び素子分離領域3を形成した後、活性領域上にゲート絶縁膜4及びゲート電極5を形成する。その後、ゲート電極5をマスクにして、第1のn型拡散層6を形成した後、ゲート電極5の側面上にサイドウォールスペーサ7を形成する。その後、ゲート電極5及びサイドウォールスペーサ7をマスクにして、第2のn型拡散層8を形成する。次に、基板上に層間絶縁膜10を形成した後、層間絶縁膜10にn型ソース・ドレイン領域9と接続されるコンタクトプラグ11を形成する。
【選択図】 図1
Description
本発明は、半導体装置及びその製造方法に関し、特にDRAMをロジックチップに混載する所謂DRAM混載ロジックLSI等に適用されるものである。
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にDRAMを混載したDRAM混載プロセスが実用化されている。そのDRAM部を安定的に動作させるには、キャパシタが蓄えた電荷をより長い時間保持させることが重要である。そこで、メモリ用トランジスタのソース・ドレイン拡散層は、接合リークを低減させるため、ロジック用トランジスタのソース・ドレイン拡散層とは別に不純物のイオン注入を行って、より薄い不純物濃度となっている(例えば、特許文献1参照)。
一方、メモリ回路の電荷を転送する速度は、ロジック回路の高速化とともにより向上が求められている。このため、メモリ用トランジスタのソース・ドレイン拡散層の表面領域の不純物濃度をある程度濃くし、拡散抵抗をより低減させる必要がある。また、メモリ用トランジスタのソース・ドレイン拡散層の表面領域の不純物濃度をある程度濃くすることによって、メモリ用トランジスタの動作時における基板表面への空乏層の広がりを抑制することができる。これは、基板表面にあるエッチングダメージや素子分離形成に起因する結晶欠陥、金属汚染の影響を受けにくく、結果的にリーク電流を減少させる効果がある。
メモリセル形成のプロセスでは、目標とするデバイス仕様と、これらトレードオフの関係にある関係を勘案し、メモリ用トランジスタのソース・ドレイン拡散層の形成に必要な不純物イオンのイオン注入条件を設定している。
メモリセル形成のプロセスでは、目標とするデバイス仕様と、これらトレードオフの関係にある関係を勘案し、メモリ用トランジスタのソース・ドレイン拡散層の形成に必要な不純物イオンのイオン注入条件を設定している。
図5〜図6は、従来のDRAM混載の半導体装置の製造工程を示す断面図である。図において、左半分はメモリ用トランジスタ形成領域MTR、右半分がロジック用トランジスタ形成領域LTRを示し、両トランジスタともN型トランジスタを用いて説明する。
まず、図5(a)に示す工程で、P型シリコン基板101にP型ウェル領域102を形成した後、メモリ用トランジスタ形成領域MTRとロジック用トランジスタ形成領域LTRとを区画する素子分離領域103を形成する。その後、素子分離領域103に取り囲まれたメモリ用トランジスタ形成領域MTR及びロジック用トランジスタ形成領域LTRの活性領域上に酸化膜及びポリシリコン膜を順次形成する。その後、酸化膜及びポリシリコン膜をパターニングして、メモリ用トランジスタ形成領域MTRには、ゲート絶縁膜104a及びゲート電極105aを形成し、ロジック用トランジスタ形成領域LTRには、ゲート絶縁膜104b及びゲート電極105bを形成する。
次に、図5(b)に示す工程で、基板上にメモリ用トランジスタ形成領域MTRを覆い、ロジック用トランジスタ形成領域LTRに開口を有するレジスト107を形成した後、レジスト107及びゲート電極105bをマスクにしてn型不純物のイオン注入を行い、ロジック用トランジスタ形成領域LTRにn型エクステンション拡散層108を形成する。続けて、レジスト107及びゲート電極105bをマスクにしてp型不純物のイオン注入を行い、ロジック用トランジスタ形成領域LTRにp型ポケット拡散層(図示せず)をn型エクステンション拡散層108の下方に形成する。その後、レジスト107を除去する。
次に、図5(c)に示す工程で、基板上にロジック用トランジスタ形成領域LTRを覆い、メモリ用トランジスタ形成領域MTRに開口を有するレジスト109を形成した後、レジスト109及びゲート電極105aをマスクにしてn型不純物のイオン注入を行い、メモリ用トランジスタ形成領域MTRに低濃度のn型ソース・ドレイン拡散層110を形成する。その後、レジスト109を除去する。
次に、図6(a)に示す工程で、基板上に、シリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極105a、105bの側面上にそれぞれサイドウォールスペーサ111a、111bを形成する。
次に、図6(b)に示す工程で、基板上にメモリ用トランジスタ形成領域MTRを覆い、ロジック用トランジスタ形成領域LTRに開口を有するレジスト112を形成した後、レジスト112、ゲート電極105b及びサイドウォールスペーサ111bをマスクにして、n型不純物のイオン注入を行い、ロジック用トランジスタ形成領域LTRに高濃度のn型ソース・ドレイン拡散層113を形成する。その後、レジスト112を除去した後、各不純物を活性化するための熱処理を行う。
次に、図6(c)に示す工程で、基板上に層間絶縁膜114を形成した後、層間絶縁膜114にメモリ用トランジスタのn型ソース・ドレイン拡散層110及びロジック用トランジスタのn型ソース・ドレイン拡散層113に到達するコンタクトホールをそれぞれ形成する。その後、コンタクトホール内に導電膜を埋め込んでコンタクトプラグ115a、115bを形成する。2つのコンタクトプラグ115aのうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
特開平11−97649号公報
しかしながら、上記のような従来の半導体装置の製造方法では、下記のような不具合があった。
すなわち、図6(a)に示す工程において、絶縁膜を異方性エッチングしてサイドウォールスペーサ111a、111bを形成する際に、露出したシリコン基板101の表面領域の一部Xがエッチングされる。さらに、最近では、微細化したロジック用トランジスタの短チャネル特性の更なる改善と、ゲート電極と拡散層間のオーバーラップ容量低減を目的として、図5(a)に示す工程の後に、ゲート電極105a、105bの側面上にオフセットスペーサを形成し、その後、図5(b)以降の工程を行うことがある。この場合、オフセットスペーサを形成する際にも、露出したシリコン基板101の表面領域がエッチングされるため、オフセットスペーサを形成しない場合に比べて、さらに、シリコン基板の表面領域のエッチング深さが大きくなる。
このように、DRAM混載プロセスではロジック用トランジスタの性能向上に必要なサイドウォールスペーサやオフセットスペーサを形成する際に、メモリ用トランジスタのn型ソース・ドレイン拡散層及びロジック用トランジスタのソース・ドレイン拡散層の表面部が削り取られる。特に、メモリ用トランジスタのn型ソース・ドレイン拡散層は、低濃度拡散層のため、表面部が削られることによる影響が大きく、メモリ用トランジスタのソース・ドレイン拡散層の拡散抵抗が上昇する。この結果、メモリセルにおける電荷を転送する速度は低下し、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥、金属汚染の影響を受けに易いという課題がある。
本発明の目的は、上述事情を鑑みてなされたものであり、拡散抵抗の高抵抗化を防止し、メモリ用トランジスタの性能向上が図れるDRAM混載の半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置であって、メモリ用トランジスタは、第1導電型の半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成されたサイドウォールスペーサと、ゲート電極の両側の半導体領域に形成された第2導電型の第1の拡散層と、第1の拡散層内の表面領域に第1の拡散層よりも拡散深さが浅く形成された第2導電型の第2の拡散層と、ゲート電極、サイドウォールスペーサ及び半導体領域上に形成された層間絶縁膜と、第2の拡散層に達するように層間絶縁膜を貫通して設けられたコンタクトプラグとを備えている。
また、上記半導体装置において、ゲート電極とサイドウォールスペーサとの間に、オフセットスペーサが形成されている。
また、上記半導体装置において、コンタクトプラグ下の半導体領域に、第1の拡散層よりも拡散深さの浅い第2導電型の第3の拡散層が形成されている。
本発明の第1の半導体装置の製造方法は、ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置の製造方法であって、メモリ用トランジスタの製造方法は、第1導電型の半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側の半導体領域に第2導電型の第1の拡散層を形成する工程と、第1の拡散層を形成後に、ゲート電極の側面上にサイドウォールスペーサを形成する工程と、サイドウォールスペーサを形成後に、ゲート電極及びサイドウォールスペーサをマスクにして、半導体領域に第2導電型の第2の拡散層を形成する工程と、第2の拡散層を形成後に、全面に層間絶縁膜を形成する工程と、層間絶縁膜に、第2の拡散層に到達するコンタクトホールを形成する工程と、コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程とを有する。
また、上記第1の半導体装置の製造方法において、第1の拡散層を形成する工程の後で、サイドウォールスペーサを形成する工程の前に、ゲート電極の側面上にオフセットスペーサを形成する工程を有する。
本発明の第2の半導体装置の製造方法は、ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置の製造方法であって、メモリ用トランジスタの製造方法は、第1導電型の半導体領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側の半導体領域に第2導電型の第1の拡散層を形成する工程と、第1の拡散層を形成後に、ゲート電極の側面上にオフセットスペーサを形成する工程と、オフセットスペーサを形成後に、ゲート電極及びオフセットスペーサをマスクにして、半導体領域に第2導電型の第2の拡散層を形成する工程と、第2の拡散層を形成後に、ゲート電極の側面上にオフセットスペーサを介してサイドウォールスペーサを形成する工程と、サイドウォールスペーサを形成後に、全面に層間絶縁膜を形成する工程と、層間絶縁膜に、第2の拡散層に到達するコンタクトホールを形成する工程と、コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程とを有する。
また、上記第1、第2の半導体装置の製造方法において、コンタクトホールを形成する工程の後で、コンタクトプラグを形成する工程の前に、層間絶縁膜をマスクにして、コンタクトホール下の半導体領域に第2導電型の第3の拡散層を形成する工程を有する。
また、上記第1、第2の半導体装置の製造方法において、第2の拡散層を形成する工程では、第1の拡散層よりも低い注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することにより第2の拡散層を形成する。
本発明に係る半導体装置及びその製造方法によれば、メモリ用トランジスタのソース・ドレイン領域となる第1の拡散層内の表面領域に第1の拡散層よりも拡散深さの浅い第2の拡散層を形成した構成により、サイドウォールスペーサ形成時に半導体領域である第1の拡散層の表面領域がエッチングされても、その後に第2の拡散層を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となり、メモリ用トランジスタの性能向上が図れる。
(第1の実施形態)
以下本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
以下本発明の第1の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図1は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。図1には、ロジック用トランジスタとメモリ用トランジスタを有するDRAM混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
まず、図1(a)に示す工程で、P型シリコン基板1にP型ウェル領域2を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域3を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜4及びゲート電極5を形成する。その後、ゲート電極5をマスクにして、n型不純物であるリンを注入エネルギー30keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第1のn型拡散層6を形成する。
次に、図1(b)に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極5の側面上にサイドウォールスペーサ7を形成する。このとき、サイドウォールスペーサ7を形成する際に、露出したシリコン基板1の表面領域がエッチングされる。
次に、図1(c)に示す工程で、ゲート電極5及びサイドウォールスペーサ7をマスクにして、n型不純物であるリンを注入エネルギー10keV、ドーズ量2×1013/cm2、注入角度0°の注入条件でイオン注入して、第2のn型拡散層8を形成する。この第2のn型拡散層8は、第1の拡散層6よりも拡散深さが浅く、第1のn型拡散層6内の表面部に形成される。これにより、第1のn型拡散層6と第2のn型拡散層8によって、メモリトランジスタのn型ソース・ドレイン領域9が構成される。このとき、第2の拡散層8は、第1の拡散層6を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。さらに、注入角度(仰角)が10°を超える斜め注入で、且つ、少なくとも2回転以上の回転注入によって第2の拡散層8を形成することが望ましい。これにより、サイドウォールスペーサ7と第2の拡散層8とのオーバーラップ量が増大し、拡散抵抗を低減することができるので、より電荷の転送速度を向上させることができる。
次に、図1(d)に示す工程で、基板上にBPSG膜からなる厚さ300nmの層間絶縁膜10を形成した後、層間絶縁膜10にn型ソース・ドレイン領域9に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ11を形成する。このコンタクトプラグ11のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図5及び図6に示すような従来の製造方法と同様な方法で形成することにより、図1に示すようなメモリ用トランジスタと図5及び図6に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。
本実施形態によれば、サイドウォールスペーサ形成時にシリコン基板である第1のn型拡散層6の表面領域がエッチングされても、その後に第2のn型拡散層8を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域9とP型ウェル領域2との接合濃度は、はじめに形成した第1のn型拡散層6の不純物濃度によって決まるため、第2のn型拡散層8を設けたことにより接合耐圧の低下や接合リークが増大することはない。また、第2のn型拡散層8はイオン注入で形成できるため、複雑な工程を追加することなく簡便な方法によってメモリ用トランジスタの性能向上が図れる。
(第2の実施形態)
以下本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
以下本発明の第2の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図2は、本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図である。図2には、ロジック用トランジスタとメモリ用トランジスタを有するDRAM混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
まず、図2(a)に示す工程で、P型シリコン基板1にP型ウェル領域2を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域3を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜4及びゲート電極5を形成する。その後、ゲート電極5をマスクにして、n型不純物であるリンを注入エネルギー30keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第1のn型拡散層6を形成する。
次に、図2(b)に示す工程で、基板上にシリコン酸化膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極5の側面上にオフセットスペーサ12を形成する。このとき、オフセットスペーサ12を形成する際に、露出したシリコン基板1の表面領域の一部がエッチングされる。
次に、図2(c)に示す工程で、ゲート電極5及びオフセットスペーサ12をマスクにして、n型不純物であるリンを注入エネルギー10keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第2のn型拡散層8を形成する。この第2のn型拡散層8は、第1の拡散層6よりも拡散深さが浅く、第1のn型拡散層6内の表面部に形成される。このとき、第2の拡散層8は、第1の拡散層6を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。そして、第1のn型拡散層6と第2のn型拡散層8によって、メモリ用トランジスタのn型ソース・ドレイン領域9が構成される。
次に、図2(d)に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極5の側面上にオフセットスペーサ12を介してサイドウォールスペーサ7を形成する。このとき、サイドウォールスペーサ7を形成する際に、露出したシリコン基板1の表面領域の一部がエッチングされる。
次に、図2(e)に示す工程で、基板上にBPSG膜からなる厚さ300nmの層間絶縁膜10を形成した後、層間絶縁膜10にn型ソース・ドレイン領域9に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ11を形成する。このコンタクトプラグ11のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図5及び図6に示すような従来の製造方法と同様な方法で形成することにより、図2に示すようなメモリ用トランジスタと図5及び図6に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。ただし、この場合、メモリ用トランジスタと同じ工程によってロジック用トランジスタにもオフセットスペーサを形成するようにしてもよい。
本実施形態によれば、オフセットスペーサ形成時にシリコン基板である第1のn型拡散層6の表面領域の一部がエッチングされても、その後に第2のn型拡散層8を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域9とP型ウェル領域2との接合濃度は、はじめに形成した第1のn型拡散層6の不純物濃度によって決まるため、第2のn型拡散層8を設けたことにより接合耐圧の低下や接合リークが増大することはない。また、第2のn型拡散層8はイオン注入で形成できるため、複雑な工程を追加することなく簡便な方法によってメモリ用トランジスタの性能向上が図れる。
(第3の実施形態)
以下本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
以下本発明の第3の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
図3は、本発明の第3の実施形態に係る半導体装置の製造工程を示す断面図である。図3には、ロジック用トランジスタとメモリ用トランジスタを有するDRAM混載の半導体装置のうち、ロジック用トランジスタは省略し、メモリ用トランジスタのみを示している。
まず、図3(a)に示す工程で、P型シリコン基板1にP型ウェル領域2を形成した後、メモリ用トランジスタ形成領域の活性領域を取り囲む素子分離領域3を形成する。その後、活性領域上に酸化膜及びポリシリコン膜を順次形成した後、酸化膜及びポリシリコン膜をパターニングして、ゲート絶縁膜4及びゲート電極5を形成する。その後、ゲート電極5をマスクにして、n型不純物であるリンを注入エネルギー30keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第1のn型拡散層6を形成する。
次に、図3(b)に示す工程で、基板上にシリコン酸化膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極5の側面上にオフセットスペーサ12を形成する。このとき、オフセットスペーサ12を形成する際に、露出したシリコン基板1の表面領域の一部がエッチングされる。
次に、図3(c)に示す工程で、基板上にシリコン酸化膜、または、シリコン窒化膜、あるいは、これらの積層膜からなる絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート電極5の側面上にオフセットスペーサ12を介してサイドウォールスペーサ7を形成する。このとき、サイドウォールスペーサ7を形成する際に、露出したシリコン基板1の表面領域の一部がエッチングされる。
次に、図3(d)に示す工程で、ゲート電極5、オフセットスペーサ12及びサイドウォールスペーサ7をマスクにして、n型不純物であるリンを注入エネルギー10keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第2のn型拡散層8を形成する。この第2のn型拡散層8は、第1の拡散層6よりも拡散深さが浅く、第1のn型拡散層6内の表面部に形成される。これにより、第1のn型拡散層6と第2のn型拡散層8によって、メモリ用トランジスタのn型ソース・ドレイン領域9が構成される。このとき、第2の拡散層8は、第1の拡散層6を形成するためのイオン注入よりも低注入エネルギーで、かつ、同等以上のドーズ量でイオン注入することが望ましい。さらに、注入角度(仰角)が10°を超える斜め注入で、且つ、少なくとも2回転以上の回転注入によって第2の拡散層8を形成することが望ましい。これにより、サイドウォールスペーサ7と第2の拡散層8とのオーバーラップ量が増大し、拡散抵抗を低減することができるので、より電荷の転送速度を向上させることができる。
次に、図3(e)に示す工程で、基板上にBPSG膜からなる厚さ300nmの層間絶縁膜10を形成した後、層間絶縁膜10にn型ソース・ドレイン領域9に到達するコンタクトホールを形成する。その後、コンタクトホール内に、ポリシリコンからなる導体膜を埋め込んでコンタクトプラグ11を形成する。このコンタクトプラグ11のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
なお、上記実施形態では、ロジック用トランジスタについては説明していないが、図5及び図6に示すような従来の製造方法と同様な方法で形成することにより、図3に示すようなメモリ用トランジスタと図5及び図6に示すようなロジック用トランジスタを混載した半導体装置を形成することができる。ただし、この場合、メモリ用トランジスタと同じ工程によってロジック用トランジスタにもオフセットスペーサを形成するようにしてもよい。
本実施形態によれば、オフセットスペーサ及びサイドウォールスペーサを形成する際にシリコン基板である第1のn型拡散層6の表面領域の一部がエッチングされても、その後に第2のn型拡散層8を形成するため、拡散抵抗の高抵抗化を防止することができる。従って、メモリセルにおける電荷の転送速度の低下を抑制することができ、また、拡散層表面のエッチングダメージや素子分離形成に起因する結晶欠陥や金属汚染の影響を受け難いメモリ用トランジスタを製造することが可能となる。しかも、ソース・ドレイン領域9とP型ウェル領域2との接合濃度は、はじめに形成した第1のn型拡散層6の不純物濃度によって決まるため、第2のn型拡散層8を設けたことにより接合耐圧の低下や接合リークが増大することはない。
(その他の実施形態)
図4は、第2の実施形態あるいは第3の実施形態の変形例を示す断面図である。
図4は、第2の実施形態あるいは第3の実施形態の変形例を示す断面図である。
まず、第2の実施形態と同様な方法によって、図2(d)に示すような構造を形成する。あるいは、第3の実施形態と同様な方法によって、図3(d)に示すような構造を形成する。
次に、図4(a)に示す工程で、基板上にBPSG膜からなる厚さ300nmの層間絶縁膜10を形成した後、層間絶縁膜10に第2のn型拡散層8に到達するコンタクトホール13を形成する。その後、層間絶縁膜10をマスクにして、コンタクトホール13内に露出するシリコン基板1にn型不純物であるリンを注入エネルギー5keV、ドーズ量2×1013/cm2の注入条件でイオン注入して、第3のn型拡散層14を形成する。この第3のn型拡散層14は、第2のn型拡散層8よりも拡散深さが浅く、第2のn型拡散層8内に形成される。このとき、第3の拡散層14は、第2の拡散層のイオン注入よりも同等以下の注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することが望ましい。そして、第1のn型拡散層6、第2のn型拡散層8及び第3のn型拡散層14によって、メモリ用トランジスタのn型ソース・ドレイン領域15が構成される。
次に、図4(b)に示す工程で、基板上にポリシリコンからなる導体膜を形成した後、CMP法に用いて層間絶縁膜10上の不要な導電膜を除去することにより、コンタクトホール13内に導電膜を埋め込んでコンタクトプラグ11を形成する。このコンタクトプラグ11のうち、一方のコンタクトプラグがキャパシタの下部電極に接続され、他方のコンタクトプラグがビットラインに接続される。
本実施形態によれば、第2の実施形態、あるいは、第3の実施形態と同様な効果を得ることができる。さらに、第3のn型拡散層14を形成することにより、コンタクトホールプラグ形成に伴う欠陥リークを緩和し、かつコンタクト抵抗を低減することが可能となる。
なお、図4では、ゲート電極側面にオフセットスペーサ及びサイドウォールスペーサの両方を形成した構成を用いて説明したが、第1の実施形態のようなサイドウォールスペーサのみを形成した構成においても、層間絶縁膜にコンタクトホールを形成した後に同様にイオン注入して第3のn型拡散層14を形成することで同様な効果を得ることができる。
本発明は、ゲート電極側面のサイドウォールスペーサやオフセットスペーサの形成によって生じる拡散層の拡散抵抗の増大抑制等に有用である。
1 P型シリコン基板
2 P型ウェル領域
3 素子分離領域
4 ゲート絶縁膜
5 ゲート電極
6 第1のn型拡散層
7 サイドウォールスペーサ
8 第2のn型拡散層
9 n型ソース・ドレイン領域
10 層間絶縁膜
11 コンタクトプラグ
12 オフセットスペーサ
13 コンタクトホール
14 第3のn型拡散層
15 n型ソース・ドレイン領域
2 P型ウェル領域
3 素子分離領域
4 ゲート絶縁膜
5 ゲート電極
6 第1のn型拡散層
7 サイドウォールスペーサ
8 第2のn型拡散層
9 n型ソース・ドレイン領域
10 層間絶縁膜
11 コンタクトプラグ
12 オフセットスペーサ
13 コンタクトホール
14 第3のn型拡散層
15 n型ソース・ドレイン領域
Claims (8)
- ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置であって、
前記メモリ用トランジスタは、
第1導電型の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサと、
前記ゲート電極の両側の前記半導体領域に形成された第2導電型の第1の拡散層と、
前記第1の拡散層内の表面領域に前記第1の拡散層よりも拡散深さが浅く形成された第2導電型の第2の拡散層と、
前記ゲート電極、前記サイドウォールスペーサ及び前記半導体領域上に形成された層間絶縁膜と、
前記第2の拡散層に達するように前記層間絶縁膜を貫通して設けられたコンタクトプラグとを備えていることを特徴とする半導体装置。 - 前記ゲート電極と前記サイドウォールスペーサとの間に、オフセットスペーサが形成されていることを特徴とする請求項1記載の半導体装置。
- 前記コンタクトプラグ下の前記半導体領域に、前記第1の拡散層よりも拡散深さの浅い第2導電型の第3の拡散層が形成されていることを特徴とする請求項1又は2記載の半導体装置。
- ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置の製造方法であって、
前記メモリ用トランジスタの製造方法は、
第1導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体領域に第2導電型の第1の拡散層を形成する工程と、
前記第1の拡散層を形成後に、前記ゲート電極の側面上にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、前記ゲート電極及び前記サイドウォールスペーサをマスクにして、前記半導体領域に第2導電型の第2の拡散層を形成する工程と、
前記第2の拡散層を形成後に、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第2の拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1の拡散層を形成する工程の後で、前記サイドウォールスペーサを形成する工程の前に、前記ゲート電極の側面上にオフセットスペーサを形成する工程を有することを特徴とする請求項4記載の半導体装置の製造方法。
- ロジック用トランジスタとメモリ用トランジスタとを有するDRAM混載の半導体装置の製造方法であって、
前記メモリ用トランジスタの製造方法は、
第1導電型の半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体領域に第2導電型の第1の拡散層を形成する工程と、
前記第1の拡散層を形成後に、前記ゲート電極の側面上にオフセットスペーサを形成する工程と、
前記オフセットスペーサを形成後に、前記ゲート電極及び前記オフセットスペーサをマスクにして、前記半導体領域に第2導電型の第2の拡散層を形成する工程と、
前記第2の拡散層を形成後に、前記ゲート電極の側面上に前記オフセットスペーサを介してサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサを形成後に、全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第2の拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込んでコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記コンタクトホールを形成する工程の後で、前記コンタクトプラグを形成する工程の前に、前記層間絶縁膜をマスクにして、前記コンタクトホール下の前記半導体領域に第2導電型の第3の拡散層を形成する工程を有することを特徴とする請求項4〜6のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記第2の拡散層を形成する工程では、前記第1の拡散層よりも低い注入エネルギーで、且つ、同等以上のドーズ量でイオン注入することにより前記第2の拡散層を形成することを特徴とする請求項4〜7のうちのいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
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JP2003339054A JP2005109064A (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
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JP2003339054A JP2005109064A (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及びその製造方法 |
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JP2005109064A true JP2005109064A (ja) | 2005-04-21 |
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JP2003339054A Pending JP2005109064A (ja) | 2003-09-30 | 2003-09-30 | 半導体装置及びその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009008082A1 (ja) * | 2007-07-12 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体デバイス及び半導体デバイスの製造方法 |
CN108807273A (zh) * | 2012-04-20 | 2018-11-13 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
-
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- 2003-09-30 JP JP2003339054A patent/JP2005109064A/ja active Pending
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CN108807273B (zh) * | 2012-04-20 | 2023-10-17 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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