JP5141686B2 - 半導体デバイス及び半導体デバイスの製造方法 - Google Patents

半導体デバイス及び半導体デバイスの製造方法 Download PDF

Info

Publication number
JP5141686B2
JP5141686B2 JP2009522480A JP2009522480A JP5141686B2 JP 5141686 B2 JP5141686 B2 JP 5141686B2 JP 2009522480 A JP2009522480 A JP 2009522480A JP 2009522480 A JP2009522480 A JP 2009522480A JP 5141686 B2 JP5141686 B2 JP 5141686B2
Authority
JP
Japan
Prior art keywords
silicon
sidewall
substrate
mis transistor
convex portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009522480A
Other languages
English (en)
Other versions
JPWO2009008082A1 (ja
Inventor
昌司 島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2009008082A1 publication Critical patent/JPWO2009008082A1/ja
Application granted granted Critical
Publication of JP5141686B2 publication Critical patent/JP5141686B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、チャネル部の結晶を歪ませた半導体デバイス及び半導体デバイスの製造方法に関する。
電界効果トランジスタからなる半導体デバイスにおいて、チャネル部の結晶を歪ませてキャリア移動度を向上させる技術が知られている。具体的には、電界効果トランジスタを覆うように応力膜を形成してチャネル部に所定の応力を生じさせる方法が提案されている。
一方、電界効果トランジスタは、ゲート電極、ソース領域及びドレイン領域を形成する際、ゲート電極、ソース領域及びドレイン領域の間を絶縁するサイドウォールを有する構成がある。サイドウォールは、ゲート電極の側壁及びチャネル部の両側に形成される。
サイドウォールの幅を狭く形成すると、応力膜によってチャネル部に発生する応力を高めることができるため、キャリア移動度を向上することができる。一方、サイドウォールは、その幅を狭く形成するとゲート電極とソース領域との間、及びゲート電極とドレイン領域との間の十分な絶縁性を確保できなくなる。
このような現象を解消させる技術として、サイドウォールの両側にあるソース領域及びドレイン領域の表面からサイドウォールの下方に入り込むように溝部を形成し、その溝部を応力膜で埋め込む技術が開示されている（例えば、特許文献１参照。）。溝部をチャネル部近傍に形成することにより、サイドウォールの幅に依存することなく応力膜とチャネル部との距離を狭めることができる。
特開２００５−３５３６７５号公報
しかしながら、特許文献１に開示される構成においては、サイドウォールが酸化シリコン（ＳｉＯ２）によって形成されている。酸化シリコン（ＳｉＯ２）は電界効果トランジスタの基板を形成するシリコン（Ｓｉ）と比較してヤング率が低い材料であるため、応力膜で発生した応力はサイドウォールの撓みによって吸収されてしまう。その結果、応力膜で発生した応力は、効率よくチャネル部に伝達することができない。
（発明が解決しようとする課題）
本発明の目的は、チャネル部における応力を増加させることができるとともに、絶縁性を高く維持することができる電界効果トランジスタからなる半導体デバイス及び半導体デバイスの製造方法を提供することである。
（課題を解決するための手段）
本発明の課題を解決するための第１の手段として、半導体デバイスは、凸部を有するシリコン（Ｓｉ）基板と、前記凸部の上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記凸部の側部に設けたソース領域及びドレイン領域と、前記凸部の側面上及び前記凸部に隣接するシリコン（Ｓｉ）基板上に設けた絶縁材料からなる第１のサイドウォールと、前記第１のサイドウォール上にあり、底面が前記上面よりも低く形成された、前記シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールと、前記ゲート電極及び前記第２のサイドウォール上に形成された応力膜と、を備える。
本発明の課題を解決するための第２の手段として、半導体デバイスの製造方法は、シリコン（Ｓｉ）基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート電極をマスクとして前記シリコン（Ｓｉ）基板に第１のイオン注入を行い、次いで前記シリコン（Ｓｉ）基板をエッチングして上面と側面とを備えた凸部を形成する工程と、前記凸部の側面及び前記凸部に隣接する前記シリコン（Ｓｉ）基板上に、前記隣接するシリコン（Ｓｉ）基板上で表面が前記凸部の上面より低い部分を有する第１のサイドウォールと、前記シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールを積層形成する工程と、前記ゲート電極及び前記第２のサイドウォール上に応力膜を形成する工程と、を行う。
（発明の効果）
本発明によれば、第２のサイドウォールがチャネル部の両端に形成されているため、チャネル部における一軸性応力を増加することができる半導体デバイスを提供できる。
また、本発明によれば、第１のサイドウォールは絶縁材料によって形成するため、ゲート電極とソース領域との間、及びゲート電極とドレイン領域との間の耐圧を高く維持することができる半導体デバイスの製造方法を提供できる。
図１は、第１の実施例によるｎ型ＭＩＳトランジスタの構成を示す図である。 図２は、第１の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図３は、第１の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図４は、第１の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図５は、ｎ型ＭＩＳトランジスタの駆動電流を向上させるのに最適な、ｎ型ＭＩＳトランジスタのチャネル領域への応力の方向及び歪みの方向、並びに、Ｐ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適なｐ型のＭＩＳトランジスタのチャネル領域の応力方向及び歪みの方向を示す表である。 図６は、第１の実施例によるｎ型ＭＩＳトランジスタに係る応力及び歪み改善を示す図である。 図７は、第２の実施例によるｎ型ＭＩＳトランジスタの構成を示す図である。 図８は、第２の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図９は、第２の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図１０は、第２の実施例によるｎ型ＭＩＳトランジスタの製造方法を示す断面図である。 図１１は、第２の実施例によるｎ型ＭＩＳトランジスタに係る応力及び歪み改善を示す図である。
符号の説明
１ Ｄｉｒｅｃｔｉｏｎ（方向）の欄
２ ＮＭＯＳの欄
３ ＰＭＯＳの欄
４ 記号の欄
５ Ｔｅｎｓｉｏｎ(引っ張り)の欄
６ Ｃｏｍｐｒｅｓｓｉｏｎ(圧縮)の欄
１０ ｎ型ＭＩＳトランジスタ
１０´ ｎ型ＭＩＳトランジスタ
１１ ｐ型シリコン（Ｓｉ）基板
１１ａ、１１ｂ 凸部
１２ ゲート絶縁膜
１３ ゲート電極
１４ａ、１４ａ´ 第１のサイドウォール
１４ｂ 第２のサイドウォール
１４ｃ 酸化シリコン（ＳｉＯ２）膜
１４ｄ 窒化シリコン（ＳｉＮ）膜
１５ シリサイド層
１６ａ 応力膜
１８ ポケット領域
１９ エクステンション領域
２０ ｎ型ＭＩＳトランジスタ
２０´ ｎ型ＭＩＳトランジスタ
２１ａ 深いソース領域
２１ｂ 深いドレイン領域
２２ａ ｎ型ＭＩＳトランジスタ１０´におけるチャネル部のｘｘ軸方向における応力σｘｘ及び歪みＥｘｘの発生方向
２２ｂ ｎ型ＭＩＳトランジスタ１０におけるチャネル部のｘｘ軸方向における応力σｘｘ及び歪みＥｘｘの発生方向
２２ｃ ｎ型ＭＩＳトランジスタ２０におけるチャネル部のｘｘ軸方向における応力σｘｘ及び歪みＥｘｘの発生方向
２５ａ ソース領域
２５ｂ ドレイン領域
３０ａ ｎ型ＭＩＳトランジスタ１０´におけるσｘｘ（ソース領域とドレイン領域を結ぶ方向の応力）データ
３０ｂ ｎ型ＭＩＳトランジスタ１０におけるσｘｘ（ソース領域とドレイン領域を結ぶ方向の応力）データ
３０ｃ ｎ型ＭＩＳトランジスタ１０´におけるＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）データ
３０ｄ ｎ型ＭＩＳトランジスタ１０におけるＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）データ
３０ｅ ｎ型ＭＩＳトランジスタ２０におけるσｘｘ（ソース領域とドレイン領域を結ぶ方向の応力）データ
３０ｆ ｎ型ＭＩＳトランジスタ２０におけるＥｘｘ（ソース領域とドレイン領域を結ぶ方向の歪み）データ
４０ 活性領域
５０ 素子分離領域
以下、本発明の第１の実施例及び第２の実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
（第１の実施例）
本発明の第１の実施例において、図１から図６は、ｎ型ＭＩＳトランジスタ１０の構造及びｎ型ＭＩＳトランジスタ１０の製造方法を詳細に説明するものである。第１の実施例におけるＭＩＳトランジスタ及びＭＩＳトランジスタの製造方法は、ｐ型シリコン（Ｓｉ）基板１１よりも高いヤング率を有する第２のサイドウォール１４ｂがチャネル部の両端に形成する。第２のサイドウォール１４ｂをチャネル部の両端に形成することにより、チャネル部における一軸性応力を増加することができる。
図１は、第１の実施例に係るｎ型ＭＩＳトランジスタ１０の構造を示す。図１Ａは、ｎ型ＭＩＳトランジスタ１０の平面図である。図１Ｂは、図１ＡのＸ−Ｘ´線に沿った断面図である。
図１Ａにおいて、凸部は１１ａ、ゲート電極は１３、第１のサイドウォールは１４ａ、第２のサイドウォールは１４ｂ、ポケット領域は１８、エクステンション領域は１９、深いソース領域は２１ａ、深いドレイン領域は２１ｂ、活性領域は４０、素子分離領域は５０で示す。なお、ｎ型ＭＩＳトランジスタ１０は半導体デバイスの一例である。
図１Ａに示すように、素子分離領域５０はｎ型ＭＩＳトランジスタ１０の周囲に形成する。活性領域４０は、素子分離領域５０に画定されている矩形の領域である。ゲート電極１３は、活性領域４０の中央部を横断して形成する。第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂは、ゲート電極１３の周囲に形成する。ポケット領域１８及びエクステンション領域１９は、活性領域４０に、ゲート電極１３に隣接して所定の幅に形成する。ゲート電極１３は、凸部１１ａ上に形成する。深いソース領域２１ａ及び深いドレイン領域２１ｂは、活性領域４０のうち、ゲート電極１３、ポケット領域１８及びエクステンション領域１９を除いた領域に形成する。
図１Ｂにおいて、ｐ型シリコン（Ｓｉ）基板は１１、凸部は１１ａ、ゲート絶縁膜は１２、ゲート電極は１３、第１のサイドウォールは１４ａ、第２のサイドウォールは１４ｂ、シリサイド層は１５、応力膜は１６ａ、ポケット領域は１８、エクステンション領域は１９、深いソース領域は２１ａ、深いドレイン領域は２１ｂで示す。なお、図１Ｂのうち、図１Ａで説明した構成と同様の構成には同一の符号を付す。
凸部１１ａは、ｐ型シリコン（Ｓｉ）基板１１上にある。凸部１１ａは、上面と側面を有する。凸部１１ａの側面は、ｐ型シリコン（Ｓｉ）基板１１に対する垂直面を基準として傾斜していることが望ましい。凸部１１ａの側面の傾斜角は３０度から６０度であることが望ましい。凸部１１ａの高さは約１０ｎｍから２０ｎｍである。
ゲート絶縁膜１２は、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ａ上に形成する。ゲート絶縁膜１２の膜厚は例えば１ｎｍから２ｎｍ程度である。
ゲート電極１３は、ゲート絶縁膜１２の上に、例えば高さ１００ｎｍ程度に形成する。ゲート電極１３は、ポリシリコン（Ｓｉ）を用いることができる。
ソース領域２５ａ及びドレイン領域２５ｂは、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ａに設ける。エクステンション領域１９は、ソース領域２５ａ及びドレイン領域２５ｂの一部である。エクステンション領域１９は、ｐ型シリコン（Ｓｉ）基板１１上のゲート絶縁膜１２が位置する一方の端部及び他方の端部から例えば４０から６０ｎｍに、且つｐ型シリコン（Ｓｉ）基板１１の表面から最大深さ２０から６０ｎｍに形成するのが望ましい。エクステンション領域１９の形成幅は、後述するｐ型シリコン（Ｓｉ）基板１１上における第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂの形成幅に依存する。エクステンション領域１９は、チャネル部の空乏層の広がりを抑制し、後述する深いソース領域２１ａと深いドレイン領域２１ｂとの間の短チャネル効果を抑制するために設ける。なお、ｎ型ＭＩＳトランジスタ１０におけるチャネル部とは、ｎ型ＭＩＳトランジスタ１０の駆動時に、ゲート絶縁膜１２が位置する下のｐ型シリコン（Ｓｉ）基板１１、つまり凸部１１ａに形成されるものである。
ポケット領域１８は、ｐ型シリコン（Ｓｉ）基板１１上のゲート絶縁膜１２が位置する一方の端部及び他方の端部に接し、且つエクステンション領域１９の側部の外周を覆うように形成する。ポケット領域１８及びエクステンション領域１９の一部は、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ａに形成する。ポケット領域１８は、ソース領域２５ａとドレイン領域２５ｂとの間のパンチスルー効果を抑制するために設ける。ポケット領域１８の最大形成深さは、例えば３０から８０ｎｍで形成するのが望ましい。
深いソース領域２１ａ及び深いドレイン領域２１ｂは、ｐ型シリコン（Ｓｉ）基板１１上の第１のサイドウォール１４ａが位置する端部に接するように所定の間隔に形成する。深いソース領域２１ａ及び深いドレイン領域２１ｂの最大形成深さは、例えば５０から２００ｎｍで形成するのが望ましい。
シリサイド層１５は、ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上に形成する。シリサイド層１５は、例えば２０から７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層１５を形成することは必須ではない。
第１のサイドウォール１４ａは、ゲート電極１３の側壁上、凸部１１ａの側面上及びｐ型シリコン（Ｓｉ）基板１１上に形成する。第１のサイドウォール１４ａは、絶縁材料であり、且つｐ型シリコン（Ｓｉ）基板１１よりも低いヤング率を有する酸化シリコン（ＳｉＯ２）を用いることができる。酸化シリコン（ＳｉＯ２）の絶縁強度は、１０×１０７（Ｖ／ｃｍ）以上であることが望ましい。なお、第１のサイドウォール１４ａは、凸部１１ａの側面上のみに形成してもよい。
第２のサイドウォール１４ｂは、第１のサイドウォール１４ａの形成面上に形成する。また、第２のサイドウォール１４ｂの底面は、凸部１１ａの上面よりも低く形成するのが望ましい。第２のサイドウォール１４ｂは、ｐ型シリコン（Ｓｉ）基板１１よりも高いヤング率を有する窒化シリコン（ＳｉＮ）を用いる。
なお、第２のサイドウォール１４ｂの厚みは、第１のサイドウォール１４ａの厚みの約４倍以上とするのが望ましい。第１の実施例における酸化シリコン（ＳｉＯ２）のヤング率は６５[ＧＰａ]であるのに対して、窒化シリコン（ＳｉＮ）のヤング率は２００から３００[ＧＰａ]である。つまり、酸化シリコン（ＳｉＯ２）のヤング率は窒化シリコン（ＳｉＮ）のヤング率の約１／４である。酸化シリコン（ＳｉＯ２）の膜厚が窒化シリコン（ＳｉＮ）の膜厚の１／４以上になると、後述する応力膜１６ａで発生する応力は、第１のサイドウォール１４ａの撓みによって吸収されてしまう。そのため、応力膜１６ａで発生する応力は効率よくチャネル部に伝達されない問題が発生する。なお、窒化シリコン（ＳｉＮ）のヤング率は、形成条件によって変化する。
応力膜１６ａは、ｐ型シリコン（Ｓｉ）基板１１の全面に、ゲート電極１３、第１のサイドウォール１４ａ、第２のサイドウォール１４ｂ、シリサイド層１５、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上を覆うように形成する。応力膜１６ａの膜厚は、例えば膜厚７０ｎｍから９０ｎｍ程度である。
図２から図４は、第１の実施例によるｎ型ＭＩＳトランジスタ１０の製造方法を示す。
図２Ａは、ゲート絶縁膜１２及びゲート電極１３を形成する工程を示す。
ゲート絶縁膜１２は、ｐ型シリコン（Ｓｉ）基板１１の上に形成する。ゲート絶縁膜１２は、ＣＶＤ法、又は熱酸化法と熱窒化法とを組み合わせて窒化酸化シリコン（ＳｉＯＮ）を形成する。ｐ型シリコン（Ｓｉ）基板１１は、ｐ型導電性不純物濃度が例えば１．０×１０１６ｃｍ−３である。
ゲート電極１３は、ゲート絶縁膜１２上に形成する。ゲート電極１３は、ＣＶＤ法等により、ゲート絶縁膜１２上に多結晶シリコン（Ｓｉ）膜（不図示）を例えば膜厚１００ｎｍ程度に堆積し、多結晶シリコン（Ｓｉ）膜を、フォトリソグラフィーと異方性エッチングとによりパターニングして電極形状とすることにより形成する。
図２Ｂは、ポケット領域１８、ソース領域２５ａ、ドレイン領域２５ｂを形成する工程を示す。第１のイオン注入は、ソース領域２５ａ及びドレイン領域２５ｂに行う。
一対のポケット領域１８は、ゲート電極１３をマスクとして、ｐ型シリコン（Ｓｉ）基板１１のポケット領域１８にｐ型導電性不純物を斜めイオン注入することによって形成する。斜めイオン注入は、矢印１８ａに示すように、基板法線から例えば４５度傾けて行うことが望ましい。ｐ型導電性不純物は例えばホウ素（Ｂ）を用いることができる。斜めイオン注入の条件は、加速エネルギー１０ｋｅＶ及びドーズ量１×１０１３／ｃｍ２である。
エクステンション領域１９は、ソース領域２５ａ及びドレイン領域２５ｂの一部である。一対のエクステンション領域１９は、ゲート電極１３をマスクとしてｐ型シリコン（Ｓｉ）基板１１のエクステンション領域１９に第１のイオン注入を行うことによって形成する。ｎ型導電性不純物は、例えば砒素（Ａｓ）を用いることができる。イオン注入の条件は、例えば加速エネルギー５ｋｅＶ及びドーズ量１×１０１４／ｃｍ２である。
図２Ｃは、凸部１１ａを形成する工程を示す。
凸部１１ａは、ｐ型シリコン（Ｓｉ）基板１１にゲート絶縁膜１２及びゲート電極１３の一部を残した状態で形成する。凸部１１ａは、ｐ型シリコン（Ｓｉ）基板１１上に、ゲート電極１３をマスクして窒化酸化シリコン（ＳｉＯＮ）膜の異方性エッチングを行い、次に、再びゲート電極１３をマスクとしてｐ型シリコン（Ｓｉ）基板１１を異方性エッチングすることによって形成する。ただし、窒化酸化シリコン（ＳｉＯＮ）膜は、図２Ａの工程においてエッチングにより除去してもよい。凸部１１ａを形成する異方性エッチング条件は、凸部１１ａの側面がテーパー形状を有するように設定する。窒化酸化シリコン（ＳｉＯＮ）膜及びｐ型シリコン（Ｓｉ）基板１１のエッチングは、例えばフッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガス、又はフッ素系ガスであるＣＦ４を含有するＣＦ４／Ａｒ／Ｏ２ガスを用いて行う。
凸部１１ａの側面における傾斜角は、３０度から６０度であることが望ましい。凸部１１ａの傾斜角が３０度未満の場合は、凸部１１ａにおけるエクステンション領域１９の形成領域が少なくなり、チャネル部におけるリーク電流が増加してしまう。また、凸部１１ａの側面における傾斜角が６０度よりも大きい場合は、第２のサイドウォール１４ｂを介して応力膜１６ａからの応力が効率よく凸部１１ａに伝達しないため、ｎ型ＭＩＳトランジスタ１０の駆動電流を増加しにくくなる。
なお、凸部１１ａの側面における傾斜角は、異方性エッチングにおけるバイアス電圧及びフッ素系ガスの濃度によって調節する。
このように、ソース領域２５ａ及びドレイン領域２５ｂの一部であるエクステンション領域１９は、ｐ型シリコン（Ｓｉ）基板１１において、凸部１１ａに位置するように形成するようになる。凸部１１ａの高さは、約１０ｎｍから２０ｎｍである。又、この工程の際に、多結晶シリコンからなるゲート電極１３の頂部もエッチングされて低くなる。
図２Ｄは、第１のサイドウォール１４ａを形成する酸化シリコン（ＳｉＯ２）膜１４ｃを形成する工程を示す。酸化シリコン（ＳｉＯ２）膜１４ｃは、第１絶縁膜である。
図２Ｄに示すように、絶縁材料である酸化シリコン（ＳｉＯ２）膜１４ｃは、凸部１１ａの側壁及びゲート電極１３を覆うように、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）膜１４ｃを約５ｎｍから１０ｎｍ形成する。具体的な酸化シリコン（ＳｉＯ２）膜１４ｃの形成方法は、低圧ＣＶＤ法により、例えばテトラエトキシシラン（ＴＥＯＳ）とＯ２をソースガスとして基板温度６００℃で反応させる方法を用いることができる。この工程の際、酸化シリコン（ＳｉＯ２）膜１４ｃのｐ型シリコン（Ｓｉ）基板１１に対する表面は、凸部１１ａの上面よりも低くなるように形成する。
図３Ａは、第２のサイドウォール１４ｂを形成する窒化シリコン（ＳｉＮ）膜１４ｄを形成する工程を示す。窒化シリコン（ＳｉＮ）膜１４ｄは、第２絶縁膜である。
図３Ａに示すように、ｐ型シリコン（Ｓｉ）基板１１よりも高いヤング率を有する窒化シリコン（ＳｉＮ）膜１４ｄは、凸部１１ａ、ゲート電極１３及び酸化シリコン（ＳｉＯ２）膜１４ｃを覆うように、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）膜１４ｄを３５ｎｍから４５ｎｍ形成する。具体的な窒化シリコン（ＳｉＮ）膜１４ｄの形成は、低圧ＣＶＤ法によりジクロロシアン（ＳｉＣｌ２Ｈ２）とアンモニア（ＮＨ３）をソースガスとして基板温度６００℃程度の温度で反応させる方法で行うことができる。
なお、窒化シリコン（ＳｉＮ）膜１４ｄにおけるシリコン（Ｓｉ）のソースガスは、ジクロロシアン（ＳｉＣｌ２Ｈ２）の替わりにシラン（ＳｉＨ４）又はビスターシャルブチルアミノシラン（ＢＴＢＡＳ）等を用いても良い。
図３Ｂは、第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂを形成する工程を示す。
図３Ｂに示すように、第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂは、ｐ型シリコン（Ｓｉ）基板１１の全面において、窒化シリコン（ＳｉＮ）１４ｄを異方性エッチングし、次に酸化シリコン（ＳｉＯ２）膜１４ｃを異方性エッチングすることにより形成する。窒化シリコン（ＳｉＮ）１４ｄのエッチングは、例えばフッ素系ガスであるＣＨＦ3を含有するＣＨＦ3／Ａｒ／Ｏ2ガスを用いることができる。酸化シリコン（ＳｉＯ２）膜１４ｃのエッチングは、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いることができる。
このように、第１のサイドウォール１４ａは、凸部１１ａの側面上及びｐ型シリコン（Ｓｉ）基板１１上に絶縁材料により形成する。第２のサイドウォール１４ｂは、第１のサイドウォール１４ａの形成面上にシリコン（Ｓｉ）基板よりも高いヤング率を有する材料により形成する。
なお、本実施例において、第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂは、酸化シリコン（ＳｉＯ２）膜１４ｃ及び窒化シリコン（ＳｉＮ）膜１４ｄを順次堆積させた後に、全面を異方性エッチングすることによって形成する。しかし、第１のサイドウォール１４ａは酸化シリコン（ＳｉＯ２）膜１４ｃを堆積させた後に異方性エッチングすることによって形成し、その後、第２のサイドウォール１４ｂは窒化シリコン（ＳｉＮ）膜１４ｄを堆積させた後に異方性エッチングすることによって形成してもよい。なお、このような製造方法によれば、第１のサイドウォール１４ａはゲート電極１３の側壁上と凸部１１ａの側面上のみに形成される。
図３Ｃは、深いソース領域２１ａ及び深いドレイン領域２１ｂを形成する工程を示す。第２のイオン注入は、深いソース領域２１ａ及び深いドレイン領域２１ｂに行う。
図３Ｃに示すように、深いソース領域２１ａ及び深いドレイン領域２１ｂは、ゲート電極１３、第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂをマスクとして、ｐ型シリコン（Ｓｉ）基板１１の深いソース領域２１ａ及び深いドレイン領域２１ｂにｎ型導電性不純物を第２のイオン注入することによって形成する。ｎ型導電性不純物は、例えば砒素（Ａｓ）を用いることができる。イオン注入の条件は、例えば加速エネルギー３０ｋｅＶ及びドーズ量１×１０１５／ｃｍ２である。
その後、イオン注入した各種不純物は、１０００℃で１０秒間程度のアニール処理によって活性化することができる。
図３Ｄは、シリサイド層１５を形成する工程を示す。
図３Ｄに示すように、シリサイド層１５を形成する金属は、ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上に堆積する。本実施例において、シリサイドを形成する金属は例えばコバルト（Ｃｏ）である。ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面におけるコバルト（Ｃｏ）の堆積は、例えばコバルト（Ｃｏ）ターゲットを用いて２５０Ｗ程度のＤＣバイアスを印加したスパッタリングによって行うことができる。コバルト（Ｃｏ）は、例えば約３ｎｍから８ｎｍの厚みで堆積するのが望ましい。ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面におけるコバルト（Ｃｏ）の１次シリサイド化反応は、窒素（Ｎ２）雰囲気中で例えば５００℃程度及び３０秒間の低温アニーリングによって行うことができる。その後、未反応のコバルト（Ｃｏ）膜は、例えば過酸化アンモニア（ＮＨ３・Ｈ２Ｏ２）と過硫酸（Ｈ２ＳＯ５）との混合液により除去する。次に、ゲート電極１３及びｐ型シリコン（Ｓｉ）基板１１の表面上における２次シリサイド化は、例えば７００℃程度の高温アニーリングを窒素（Ｎ２）雰囲気中で約３０秒間行うことによって行うことができる。このように、シリサイド層１５は、ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上に形成する。なお、シリサイド層１５を形成する金属は、ニッケル（Ｎｉ）を用いてもよい。
図４は、応力膜１６ａを形成する工程を示す。
応力膜１６ａは、ゲート電極１３、第１のサイドウォール１４ａ及び第２のサイドウォール１４ｂ上に形成する。具体的には、応力膜１６ａは、ｐ型シリコン（Ｓｉ）基板１１の全面に、ゲート電極１３、第１のサイドウォール１４ａ、第２のサイドウォール１４ｂ、シリサイド層１５、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上を覆うように形成する。応力膜１６ａは、例えば窒化シリコン（ＳｉＮ）を用いることが望ましい。応力膜１６ａの形成方法は、例えばプラズマＣＶＤ法であることが望ましい。応力膜１６ａは、例えば膜厚７０ｎｍから９０ｎｍ程度で形成する。応力膜１６ａである窒化シリコン（ＳｉＮ）膜の形成は、ＳｉＮ成膜ガス（例えばＮＨ３及びＳｉＨ４等）を用いる。そして、応力膜１６ａである窒化シリコン（ＳｉＮ）膜は、ＵＶキュアにより膜内から水素（Ｈ）を離脱する。このように、応力膜１６ａは、窒化シリコン（ＳｉＮ）膜自身が収縮し、チャネル部に引張応力（テンサイル・ストレス）を印加する性質を有するように形成することができる。
そして、ｎ型ＭＩＳトランジスタ１０は、不図示の層間絶縁膜の形成、応力膜１６ａをエッチングストッパとする不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て完成する。
上述した実施例は、ＭＩＳトランジスタをｎ型ＭＩＳトランジスタ１０として説明している。しかし、上述したＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタとして形成しても良い。その場合、上述したｎ型ＭＩＳトランジスタ１０は、導電型を逆にしてｐ型ＭＩＳトランジスタとすれば良い。
また、本発明は実施例に記載された構成及び条件等に限られるものではない。本実施例は各種の変更が可能である。
図５は、ｎ型ＭＩＳトランジスタの駆動電流を向上させるのに適したｎ型ＭＩＳトランジスタのチャネル部への応力の方向と歪みの方向を示す表であり、且つ、ｐ型ＭＩＳトランジスタの駆動電流を向上させるのに適したｐ型ＭＩＳトランジスタのチャネル領域の応力の方向と歪みの方向を示す表である。
図５の表において、Ｄｉｒｅｃｔｉｏｎ（方向）の欄は１、ＮＭＯＳの欄は２、ＰＭＯＳの欄は３、記号の欄は４、Ｔｅｎｓｉｏｎ(引っ張り)の欄は５、Ｃｏｍｐｒｅｓｓｉｏｎ(圧縮)の欄は６を示す。
Ｄｉｒｅｃｔｉｏｎ（方向）の欄１は、ストレスによって発生する応力及び歪みの方向について記載する欄である。応力及び歪みの方向は、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)である。
ＮＭＯＳの欄２は、ｎ型ＭＩＳトランジスタの駆動電流を向上させるのに適した歪みを与えるストレスの方向を記載する欄である。
Ｌｏｎｇｉｔｕｄｉｎａｌ方向は、Ｔｅｎｓｉｏｎ(引っ張り)が適した歪みであることを示す。
Ｔｅｎｓｉｏｎ(引っ張り)５は、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)の引っ張り力によって歪みを与えると、駆動電流が向上することを示す。
ＰＭＯＳの欄３は、ｐ型ＭＩＳトランジスタの駆動電流を向上させるのに適した歪みを与えるストレスの方向を記載する欄である。
そして、Ｌｏｎｇｉｔｕｄｉｎａｌ方向は、Ｃｏｍｐｒｅｓｓｉｏｎ(圧縮)６を記載する。つまり、Ｃｏｍｐｒｅｓｓｉｏｎ(圧縮)による歪みは、上記駆動電流を向上させるのに適した歪みであることを示す。
なお、本実施例は、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)を、シリコン（Ｓｉ）からなる半導体基板の＜１１０＞方向と一致させることがＭＩＳトランジスタの駆動電流の向上の条件である。
シリコン（Ｓｉ）結晶のバンド構造は、歪みを与えることによって変化し、ＭＩＳトランジスタの反転層の導電キャリアの実効的な移動度が向上する。その導電キャリアの実効的な移動度が向上することによって、ＭＩＳトランジスタの駆動電流が向上する。また、上記バンド構造に対する歪みを与える方向が逆であれば導電キャリアの実効的な移動度が低下する。
なお、ＮＭＯＳの欄２及びＰＭＯＳの欄３に記載したＭＩＳトランジスタの駆動電流を向上させるのに最適な歪みを与えるストレスの方向は、非特許文献:Ｓ.Ｅ.Ｔｈｏｍｐｓｏｎ ｅｔ ａl., ＩＥＥＥ Ｔｒａｎｓ. Ｅｌｅｃ. Ｄｅｖ, ｐｐ.１７９０-１７９７, Ｎｏｖｅｍｂｅｒ２００４を参考に記載したものである。
記号の欄４は、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)に対しての歪みをＥｘｘと表すことを示す。
図５は、ＮＭＯＳの欄２におけるＴｅｎｓｉｏｎ（引っ張り）５方向のＥｘｘがチャネル部におけるキャリア移動度に寄与することを示す。又、ＰＭＯＳの欄３におけるＣｏｍｐｒｅｓｓｉｏｎ（圧縮）方向のＥｘｘがチャネル部におけるキャリア移動度に寄与することを示す。
図６は、第１の実施例によるｎ型ＭＩＳトランジスタ１０のチャネル部における応力及び歪み改善を示す図である。
図６Ａはｎ型ＭＩＳトランジスタ１０´を示す。図中の矢印２２ａは、チャネル部のＸ方向（ソース領域及びドレイン領域をつなぐ方向）における応力σｘｘ及び歪みＥｘｘの発生方向を示す。なお、歪みＥｘｘの発生方向は、先の図５で図示した歪みＥｘｘに対応する。ゲート電極１３の幅は４０ｎｍ、ゲート電極１３の高さは１００ｎｍ、第１のサイドウォール１４ａの幅は１０ｎｍ、第２のサイドウォール１４ｂの幅は３０ｎｍ、及びｎ型ＭＩＳトランジスタ１０´上の応力膜１６ａの厚さは８０ｎｍとする。なお、応力膜１６ａは引っ張りストレスを与える膜、すなわち、テンサイルストレスをもつ窒化シリコン（ＳｉＮ）膜である。
図６Ｂはｎ型ＭＩＳトランジスタ１０を示す。図中の矢印２２ｂは、チャネル部のＸ方向（ソース領域及びドレイン領域をつなぐ方向）における応力σｘｘ及び歪みＥｘｘの発生方向を示す。なお、歪みＥｘｘの発生方向は、先の図５で図示した歪みＥｘｘに対応する。図６Ａに示すｎ型ＭＩＳトランジスタ１０´と図６Ｂに示すｎ型ＭＩＳトランジスタ１０との相違点は、ｎ型ＭＩＳトランジスタ１０には高さ１５ｎｍの凸部１１ａが形成されていることである。
図６Ｃは、ｎ型ＭＩＳトランジスタ１０´及びｎ型ＭＩＳトランジスタ１０の構造において、チャネル部近傍に発生する応力σｘｘ及び歪みＥｘｘをシミュレーションによって求めた結果を示す。図６Ｃの縦軸はＸ方向における応力σｘｘを表す。なお、歪みＥｘｘの単位は、伸びた長さを元の長さで除したものであるから無次元の数値である。また、図６Ｃの横軸は、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面を原点としてゲート絶縁膜１２より下の方向をプラス、ゲート電極１３の高さ方向をマイナスとした場合、−１０ｎｍから１０ｎｍまでの範囲を表示する。
上述した応力及び歪みを求めるシミュレーションは、第１のサイドウォール１４ａを形成する酸化シリコン（ＳｉＯ２）、ｐ型シリコン（Ｓｉ）基板１１を形成するシリコン（Ｓｉ）、第２のサイドウォール１４ｂを形成する窒化シリコン（ＳｉＮ）の順番に各ヤング率が高くなるように設定した。詳細には、酸化シリコン（ＳｉＯ２）のヤング率は６５[ＧＰａ]、シリコン（Ｓｉ）のヤング率は１３０[ＧＰａ]、窒化シリコン（ＳｉＮ）のヤング率は２００[ＧＰａ]とした。
図６Ｃは、破線で囲んだ◆印のデータ３０ａをｎ型ＭＩＳトランジスタ１０´とした場合の応力σｘｘの値、及び実線で囲んだ◆印のデータ３０ｂをｎ型ＭＩＳトランジスタ１０とした場合の応力σｘｘの値を示す。ただし、破線で囲んだ◆印のデータ３０ａはｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面のｚ座標における応力σｘｘの値を示す。実線で囲んだ◆印のデータ３０ｂは、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面の原点からそれぞれ１[ｎｍ]及び６[ｎｍ]下方における応力σｘｘの値を示す。
図６Ｃは、破線で囲んだ◆印のデータ３０ａと実線で囲んだ◆印のデータ３０ｂとを比較した。破線で囲んだ◆印のデータ３０ａにおいて、ｎ型ＭＩＳトランジスタ１０´のｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面における応力σｘｘは０．２８であった。実線で囲んだ◆印のデータ３０ｂにおいて、ｎ型ＭＩＳトランジスタ１０の応力σｘｘはそれぞれ０．３４及び０．３８であった。
図６Ｄは、ｎ型ＭＩＳトランジスタ１０´及びｎ型ＭＩＳトランジスタ１０を使用した場合、シミュレーションによって、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)の歪み、すなわちＥｘｘを表したグラフである。図６Ｄにおいて、破線で囲んだ●印のデータ３０ｃはｎ型ＭＩＳトランジスタ１０´とした場合の歪みＥｘｘ、及び実線で囲んだ●印のデータ３０ｄはｎ型ＭＩＳトランジスタ１０とした場合の歪みＥｘｘを示す。ただし、破線で囲んだ●印のデータ３０ｃはｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面のｚ座標における歪みＥｘｘの値である。実線で囲んだ●印のデータ３０ｄは、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面の原点からそれぞれ１[ｎｍ]及び６[ｎｍ]下方における歪みＥｘｘの値である。
図６Ｄは、破線で囲んだ●印のデータ３０ｃと実線で囲んだ●印のデータ３０ｄとを比較した。破線で囲んだ●印のデータ３０ｃにおいて、ｎ型ＭＩＳトランジスタ１０´のｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面における歪みＥｘｘが０．００２５であるのに対し、実線で囲んだ●印のデータ３０ｄにおいて、ｎ型ＭＩＳトランジスタ１０の歪みＥｘｘはそれぞれ０．００３０及び０．００３４であった。
図６Ｃ及び図６Ｄに示すように、ｎ型ＭＩＳトランジスタ１０におけるＸ方向（ソース領域及びドレイン領域をつなぐ方向）のプラスの応力σｘｘ（一軸性応力）及び歪みＥｘｘは、ｎ型ＭＩＳトランジスタ１０´と比較して大きいことがわかる。
チャネル部をＸ方向に引っ張る応力σｘｘ及び歪みＥｘｘは、ｎ型ＭＩＳトランジスタ１０の製造プロセスにおいて応力膜１６ａが収縮する際に第２のサイドウォール１４ｂを介してチャネル部に発生する。ｎ型ＭＩＳトランジスタ１０は、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１４ｂがチャネル部の両端に形成されているため、ｎ型ＭＩＳトランジスタ１０´と比較してチャネル部に発生するＸ方向の一軸性応力及び歪みが増加することが推定される。先の図５で示したように、歪みＥｘｘはチャネル部におけるキャリア移動度の向上に寄与するため、ｎ型ＭＩＳトランジスタ１０のチャネル部におけるキャリア移動度を向上させることができる。
本発明の第１の実施例におけるＭＩＳトランジスタ及びＭＩＳトランジスタの製造方法は、シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールがチャネル部の両端に形成する。第２のサイドウォールをチャネル部の両端に形成することにより、チャネル部における一軸性応力を増加することができる。
また、本実施例におけるＭＩＳトランジスタ及びＭＩＳトランジスタの製造方法は、第１のサイドウォールが絶縁材料である酸化シリコン（ＳｉＯ２）で形成されている。第１のサイドウォールが酸化シリコン（ＳｉＯ２）で形成されているため、ゲート電極とソース領域との間、及びゲート電極とドレイン領域との間の耐圧を高く維持することができる。
（第２の実施例）
本発明の第２の実施例において、図７から図１１は、ｎ型ＭＩＳトランジスタ２０の構造及びｎ型ＭＩＳトランジスタ２０の製造方法を詳細に説明するものである。本発明の第２の実施例におけるＭＩＳトランジスタ２０及びＭＩＳトランジスタ２０の製造方法は、第１の実施例におけるＭＩＳトランジスタ１０と比較して、第１の実施例よりも凸部１１ｂの高さを低く形成する。さらに、第１絶縁膜１４ｃは、異方性エッチングにより凸部１１ｂの高さよりも低く形成する。凸部１１ｂの高さを低く形成することにより、凸部１１ｂにおけるエクステンション領域１９の形成領域を大きくすることができる。エクステンション領域１９の形成領域を大きくすることができるため、チャネル部におけるリーク電流を抑制できる。
図７は、第２の実施例に係るｎ型ＭＩＳトランジスタ２０の構造を示す。図７Ａは、ｎ型ＭＩＳトランジスタ２０の平面図である。図７Ｂは、図１ＡのＸ−Ｘ´線に沿った断面図である。なお、図７中、先の実施例１における図１で説明した同一の部材は同一の参照番号を付し、その説明を省略する。
図７Ａにおいて、凸部は１１ｂ、ゲート電極は１３、第１のサイドウォールは１４ａ´、第２のサイドウォールは１４ｂ、ポケット領域は１８、エクステンション領域は１９、深いソース領域２１ａ、深いドレイン領域２１ｂ、活性領域は４０、素子分離領域は５０で示す。なお、ｎ型ＭＩＳトランジスタ２０は半導体デバイスの一例である。
図７Ａに示すように、素子分離領域５０はｎ型ＭＩＳトランジスタ２０の周囲に形成する。活性領域４０は、素子分離領域５０に画定されている矩形の領域である。ゲート電極１３は、活性領域４０の中央部を横断して形成する。第１のサイドウォール１４ａ´及び第２のサイドウォール１４ｂは、ゲート電極１３の周囲に形成する。ポケット領域１８及びエクステンション領域１９は、活性領域４０に、ゲート電極１３に隣接して所定の幅に形成する。ゲート電極１３は、凸部１１ｂ上に形成する。深いソース領域２１ａ及び深いドレイン領域２１ｂは、活性領域４０のうち、ゲート電極１３、ポケット領域１８及びエクステンション領域１９を除いた領域に形成する。
図７Ｂにおいて、ｐ型シリコン（Ｓｉ）基板は１１、凸部は１１ｂ、ゲート絶縁膜は１２、ゲート電極は１３、第１のサイドウォールは１４ａ´、第２のサイドウォールは１４ｂ、シリサイド層は１５、応力膜は１６ａ、ポケット領域は１８、エクステンション領域は１９、深いソース領域は２１ａ、深いドレイン領域は２１ｂで示す。なお、図７Ｂのうち、図７Ａで説明した構成と同様の構成には同一の符号を付す。
凸部１１ｂは、ｐ型シリコン（Ｓｉ）基板１１上にある。凸部１１ｂの側壁は、テーパー形状を有することが望ましい。凸部１１ｂの高さは、６ｎｍから１０ｎｍである。
ゲート絶縁膜１２は、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ｂ上に形成する。ゲート絶縁膜１２の膜厚は例えば１ｎｍから２ｎｍ程度である。
ゲート電極１３は、ゲート絶縁膜１２の上に、例えば高さ１００ｎｍ程度に形成する。ゲート電極１３は、ポリシリコン（Ｓｉ）を用いることができる。
ソース領域２５ａ及びドレイン領域２５ｂは、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ｂに設ける。エクステンション領域１９は、ソース領域２５ａ及びドレイン領域２５ｂの一部である。エクステンション領域１９は、ｐ型シリコン（Ｓｉ）基板１１上のゲート絶縁膜１２が位置する一方の端部及び他方の端部から例えば４０から６０ｎｍに、且つｐ型シリコン（Ｓｉ）基板１１の表面から最大深さ２０から６０ｎｍに形成するのが望ましい。
ポケット領域１８は、ｐ型シリコン（Ｓｉ）基板１１上のゲート絶縁膜１２が位置する一方の端部及び他方の端部に接し、且つエクステンション領域１９の側部の外周を覆うように形成する。ポケット領域１８及びエクステンション領域１９の一部は、ｐ型シリコン（Ｓｉ）基板１１の凸部１１ｂに形成する。ポケット領域１８の最大形成深さは、例えば３０から８０ｎｍで形成するのが望ましい。
深いソース領域２１ａ及び深いドレイン領域２１ｂは、ｐ型シリコン（Ｓｉ）基板１１上の第１のサイドウォール１４ａ´が位置する端部に接するように所定の間隔に形成する。深いソース領域２１ａ及び深いドレイン領域２１ｂの最大形成深さは、例えば５０から２００ｎｍで形成するのが望ましい。
シリサイド層１５は、ゲート電極１３、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上に形成する。シリサイド層１５は、例えば２０から７０ｎｍの厚みで形成するのが望ましい。なお、本発明において、シリサイド層１５を形成することは必須ではない。
第１のサイドウォール１４ａ´は、ゲート電極１３の側壁上、凸部１１ｂの側面上及びｐ型シリコン（Ｓｉ）基板１１上に形成する。第１のサイドウォール１４ａ´は、絶縁材料であり、且つｐ型シリコン（Ｓｉ）基板１１よりも低いヤング率を有する酸化シリコン（ＳｉＯ２）を用いることができる。なお、第１のサイドウォール１４ａ´は、凸部１１ｂを除いたｐ型シリコン（Ｓｉ）基板１１の表面に対する膜厚が３ｎｍ以下である。
第２のサイドウォール１４ｂは、第１のサイドウォール１４ａ´の形成面上に形成する。また、第２のサイドウォール１４ｂの底面は、凸部１１ｂの上面よりも低く形成するのが望ましい。第２のサイドウォール１４ｂは、ｐ型シリコン（Ｓｉ）基板１１よりも高いヤング率を有する窒化シリコン（ＳｉＮ）を用いることができる。本実施例における第１のサイドウォール１４ａ´は、第１の実施例における第１のサイドウォール１４ａ´に該当する。そのため、第２の実施例における第２のサイドウォール１４ｂの厚みは、第１のサイドウォール１４ａ´の厚みの約４倍以上とするのが望ましい。
応力膜１６ａは、ｐ型シリコン（Ｓｉ）基板１１の全面に、ゲート電極１３、第１のサイドウォール１４ａ´、第２のサイドウォール１４ｂ、シリサイド層１５、深いソース領域２１ａ及び深いドレイン領域２１ｂの表面上を覆うように形成する。応力膜１６ａの膜厚は、例えば膜厚７０ｎｍから９０ｎｍ程度である。
図８から図１０は、第２の実施例によるｎ型ＭＩＳトランジスタ２０の製造方法を示す。なお、図８から図１０中、先の第１の実施例における図２から図４で説明した同一の部材には同一の参照番号を付し、その説明を省略する。
図８Ａは、第１の実施例の図２Ａで示した工法と同様の工法を用いて、ゲート絶縁膜１２及びゲート電極１３を形成する工程を示す。
図８Ｂは、ポケット領域１８、ソース領域２５ａ、ドレイン領域２５ｂを形成する工程を示す。第１のイオン注入はソース領域２５ａ及びドレイン領域２５ｂに行う。
一対のポケット領域１８は、第１の実施例の図２Ｂで示した工法と同様の工法を用いて形成する。
エクステンション領域１９は、ソース領域２５ａ及びドレイン領域２５ｂの一部である。一対のエクステンション領域１９は、ゲート電極１３をマスクとしてｐ型シリコン（Ｓｉ）基板１１のエクステンション領域１９に第１のイオン注入を行うことによって形成する。ｎ型導電性不純物は、例えば砒素（Ａｓ）を用いることができる。第１のイオン注入の条件は、例えば加速エネルギー５ｋｅＶ及びドーズ量２×１０１４／ｃｍ２である。
図８Ｃは、凸部１１ｂを形成する工程を示す。
凸部１１ｂは、ｐ型シリコン（Ｓｉ）基板１１にゲート絶縁膜１２及びゲート電極１３の一部を残した状態で形成する。凸部１１ｂは、ｐ型シリコン（Ｓｉ）基板１１上に、ゲート電極１３をマスクして、窒化酸化シリコン（ＳｉＯＮ）膜の異方性エッチングを行い、次に、再びゲート電極１３をマスクして異方性エッチングすることによって形成する。凸部１１ｂを形成する異方性エッチング条件は、凸部１１ｂの側壁がテーパー形状を有する条件に設定する。窒化酸化シリコン（ＳｉＯＮ）膜及びｐ型シリコン（Ｓｉ）基板１１のエッチングは、例えばフッ素系ガスであるＣＨＦ３を含有するＣＨＦ３／Ａｒ／Ｏ２ガス、又はフッ素系ガスであるＣＦ４を含有するＣＦ４／Ａｒ／Ｏ２ガスを用いて行う。凸部１１ｂのテーパー形状における傾斜角は、３０度から６０度であることが望ましい。
このように、ソース領域２５ａ及びドレイン領域２５ｂの一部であるエクステンション領域１９は、ｐ型シリコン（Ｓｉ）基板１１において、凸部１１ｂに位置するように形成する。凸部１１ｂの高さは、約６ｎｍから１０ｎｍである。又、この工程の際に、多結晶シリコンからなるゲート電極１３の頂部もエッチングされて低くなる。
なお、本実施例におけるＭＩＳトランジスタ２０は、第１の実施例におけるＭＩＳトランジスタ１０と比較して、第１の実施例よりも凸部１１ｂの高さを低く形成する。凸部１１ｂの高さを低く形成することにより、凸部１１ｂにおけるエクステンション領域１９を第１の実施例におけるＭＩＳトランジスタ１０よりも大きくすることができる。凸部１１ｂにおけるエクステンション領域１９を大きく形成できるため、チャネル部におけるリーク電流を抑制できる。
図８Ｄは、第１の実施例の図２Ｄで示した工法と同様の工法を用いて、第１のサイドウォール１４ａ´を形成する酸化シリコン（ＳｉＯ２）膜１４ｃを形成する工程を示す。酸化シリコン（ＳｉＯ２）膜１４ｃは、第１絶縁膜である。
図９Ａは、酸化シリコン（ＳｉＯ２）膜１４ｃを異方性エッチングする工程を示す。
図９Ａに示すように、酸化シリコン（ＳｉＯ２）膜１４ｃを異方性エッチングする工程は、酸化シリコン（ＳｉＯ２）膜１４ｃの厚みがｐ型シリコン（Ｓｉ）基板１１の凸部１１ｂの上面よりも低くなるように形成するために行う。ｐ型シリコン（Ｓｉ）基板１１の表面上における酸化シリコン（ＳｉＯ２）膜１４ｃの膜厚は３ｎｍ以下にするのが望ましい。酸化シリコン（ＳｉＯ２）膜１４ｃの異方性エッチングは、ＲＩＥによって行う。酸化シリコン（ＳｉＯ２）膜１４ｃの異方性エッチングは、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いる。
図９Ｂは、第１の実施例の図３Ａで示した工法と同様の工法を用いて、第２のサイドウォール１４ｂを形成する窒化シリコン（ＳｉＮ）膜１４ｄを形成する工程を示す。窒化シリコン（ＳｉＮ）膜１４ｄは、第２絶縁膜である。
図９Ｃは、第１の実施例の図３Ｂで示した工法と同様の工法を用いて、第１のサイドウォール１４ａ´及び第２のサイドウォール１４ｂを形成する工程を示す。第１のサイドウォール１４ａ´は、凸部１１ｂの側壁上及びｐ型シリコン（Ｓｉ）基板１１上に絶縁材料により形成する。第２のサイドウォール１４ｂは、第１のサイドウォール１４ａ´の形成面上にシリコン（Ｓｉ）基板よりも高いヤング率を有する材料により形成する。
図９Ｄは、第１の実施例の図３Ｃで示した工法と同様の工法を用いて、深いソース領域２１ａ及び深いドレイン領域２１ｂを形成する工程を示す。第２のイオン注入は、深いソース領域２１ａ及び深いドレイン領域２１ｂに行う。
その後、イオン注入した各種不純物は、１０００℃で１０秒間程度のアニール処理によって活性化することができる。
図１０Ａは、第１の実施例の図３Ｄで示した工法と同様の工法を用いて、シリサイド層１５を形成する工程を示す。
図１０Ｂは、第１の実施例の図４Ａで示した工法と同様の工法を用いて、応力膜１６ａを形成する工程を示す。
そして、ｎ型ＭＩＳトランジスタ２０は、不図示の層間絶縁膜の形成、応力膜１６ａをエッチングストッパとする不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て完成する。
上述した実施例は、ＭＩＳトランジスタをｎ型ＭＩＳトランジスタ２０として説明している。しかし、上述したＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタとして形成しても良い。その場合、上述したｎ型ＭＩＳトランジスタ２０は、導電型を逆にしてｐ型ＭＩＳトランジスタとすれば良い。
また、本発明は実施例に記載された構成及び条件等に限られるものではない。本実施例は各種の変更が可能である。
図１１は、第２の実施例によるｎ型ＭＩＳトランジスタ２０のチャネル部における応力及び歪み改善を示す図である。
図１１Ａは、第１の実施例の図６Ａに図示したｎ型ＭＩＳトランジスタ１０´を再び示す。図中の矢印２２ａはチャネル部のＸ方向（ソース領域及びドレイン領域をつなぐ方向）における応力σｘｘ及び歪みＥｘｘの発生方向を示す。
図１１Ｂはｎ型ＭＩＳトランジスタ２０を示す。図中の矢印２２ｃはチャネル部のＸ方向（ソース領域及びドレイン領域をつなぐ方向）における応力σｘｘ及び歪みＥｘｘの発生方向を示す。なお、歪みＥｘｘの発生方向は、先の図５で図示した歪みＥｘｘに対応する。図１１Ａに示すｎ型ＭＩＳトランジスタ１０´と図１１Ｂに示すｎ型ＭＩＳトランジスタ２０との相違点は、ｎ型ＭＩＳトランジスタ２０には高さ８ｎｍの凸部１１ｂが形成されており、且つ第１のサイドウォール１４ａ´のｐ型シリコン（Ｓｉ）基板１１の表面上における膜厚が３ｎｍ以下であることである。
図１１Ｃは、ｎ型ＭＩＳトランジスタ１０´及びｎ型ＭＩＳトランジスタ２０の構造において、チャネル部近傍に発生する応力σｘｘ及び歪みＥｘｘをシミュレーションによって求めた結果を示す。図１１Ｃの縦軸はＸ方向における応力σｘｘを表す。なお、応力σｘｘの単位は、伸びた長さを元の長さで除したものであるから無次元の数値である。また、図１１Ｃの横軸は、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面を原点としてゲート絶縁膜１２より下の方向をプラス、ゲート電極１３の高さ方向をマイナスとした場合、−１０ｎｍから１０ｎｍまでの範囲を表示する。
上述した応力及び歪みを求めるシミュレーションは、第１のサイドウォール１４ａ´を形成する酸化シリコン（ＳｉＯ２）、ｐ型シリコン（Ｓｉ）基板１１を形成するシリコン（Ｓｉ）、第２のサイドウォール１４ｂを形成する窒化シリコン（ＳｉＮ）の順番に各ヤング率が高くなるように設定した。詳細には、酸化シリコン（ＳｉＯ２）のヤング率は６５[ＧＰａ]、シリコン（Ｓｉ）のヤング率は１３０[ＧＰａ]、窒化シリコン（ＳｉＮ）のヤング率は２００[ＧＰａ]とした。
図１１Ｃは、破線で囲んだ■印のデータ３０ａをｎ型ＭＩＳトランジスタ１０´とした場合の応力σｘｘの値、及び実線で囲んだ■印のデータ３０ｅをｎ型ＭＩＳトランジスタ２０とした場合の応力σｘｘの値を示す。ただし、破線で囲んだ■印のデータ３０ａはｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面のｚ座標における応力σｘｘの値を示す。実線で囲んだ■印のデータ３０ｅは、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面の原点からそれぞれ２[ｎｍ]下方における応力σｘｘの値を示す。
図１１Ｃは、破線で囲んだ■印のデータ３０ａと実線で囲んだ■印のデータ３０ｅとを比較した。破線で囲んだ■印のデータ３０ａにおいて、ｎ型ＭＩＳトランジスタ１０´のｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面における応力σｘｘが０．２８であった。実線で囲んだ■印のデータ３０ｅにおいて、ｎ型ＭＩＳトランジスタ２０の応力σｘｘは０．３１であった。
図１１Ｄは、ｎ型ＭＩＳトランジスタ１０´及びｎ型ＭＩＳトランジスタ２０を使用した場合、シミュレーションによって、Ｌｏｎｇｉｔｕｄｉｎａｌ方向(Ｘ方向：ソース領域及びドレイン領域をつなぐ方向)の歪み、すなわちＥｘｘを表したグラフである。図１１Ｄにおいて、破線で囲んだ▲印のデータ３０ｃはｎ型ＭＩＳトランジスタ１０´とした場合の歪みＥｘｘとし、実線で囲んだ▲印のデータ３０ｆはｎ型ＭＩＳトランジスタ２０とした場合の歪みＥｘｘとする。ただし、破線で囲んだ▲印のデータ３０ｃはｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面のｚ座標における歪みＥｘｘの値である。実線で囲んだ▲印のデータ３０ｆは、ｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２の界面の原点からそれぞれ２[ｎｍ]下方における歪みＥｘｘの値である。
図１１Ｄは、破線で囲んだ▲印のデータ３０ｃと実線で囲んだ▲印のデータ３０ｆとを比較した。破線で囲んだ▲印のデータ３０ｃにおいて、ｎ型ＭＩＳトランジスタ１０´のｐ型シリコン（Ｓｉ）基板１１とゲート絶縁膜１２との界面における歪みＥｘｘが０．００２５であるのに対し、実線で囲んだ▲印のデータ３０ｆにおいて、ｎ型ＭＩＳトランジスタ２０の歪みＥｘｘは０．００２７であった。
図１１Ｃ及び図１１Ｄに示すように、ｎ型ＭＩＳトランジスタ２０におけるＸ方向（ソース領域及びドレイン領域をつなぐ方向）のプラスの応力σｘｘ（一軸性応力）及び歪みＥｘｘは、ｎ型ＭＩＳトランジスタ１０´と比較して大きいことがわかる。
チャネル部をＸ方向に引っ張る応力σｘｘ及び歪みＥｘｘは、ｎ型ＭＩＳトランジスタ２０の製造プロセスにおいて応力膜１６ａが収縮する際に第２のサイドウォール１４ｂを介して発生する。ｎ型ＭＩＳトランジスタ２０は、窒化シリコン（ＳｉＮ）からなる第２のサイドウォール１４ｂがチャネル部の両端に形成されているため、ｎ型ＭＩＳトランジスタ１０´と比較してチャネル部に発生するＸ方向の一軸性応力及び歪みが増加することが推定される。先の図５で示したように、歪みＥｘｘはチャネル部におけるキャリア移動度の向上に寄与するため、ｎ型ＭＩＳトランジスタ２０のチャネル部におけるキャリア移動度を向上させることができる。
本発明の第２の実施例におけるＭＩＳトランジスタ及びＭＩＳトランジスタの製造方法は、第１の実施例におけるＭＩＳトランジスタと比較して、第１の実施例よりも凸部１１ｂの高さを低く形成する。さらに、第１絶縁膜１４ｃは、異方性エッチングにより凸部１１ｂの高さよりも低く形成する。凸部１１ｂの高さを低く形成することにより、凸部１１ｂにおけるエクステンション領域１９の形成領域を第１の実施例におけるＭＩＳトランジスタ１０よりも大きくすることができる。凸部１１ｂにおけるエクステンション領域１９の形成領域を大きくできるため、チャネル部におけるリーク電流を抑制することができる。
本発明による半導体デバイス及び半導体デバイスの製造方法は、シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールが、第２のサイドウォールがチャネル部の両端に形成されている。第２のサイドウォールがチャネル部の両端に形成されているため、チャネル部における一軸性応力を増加できる。

Claims (10)

  1. 凸部を有するシリコン（Ｓｉ）基板と、
    前記凸部の上面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記凸部の側部に設けたソース領域及びドレイン領域と、
    前記凸部の側面上及び前記凸部に隣接するシリコン（Ｓｉ）基板上に設けた絶縁材料からなる第１のサイドウォールと、
    前記第１のサイドウォール上にあり、底面が前記上面よりも低く形成された、前記シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールと、
    前記ゲート電極及び前記第２のサイドウォール上に形成された応力膜と、を備えることを特徴とする半導体デバイス。
  2. 前記第１のサイドウォールは酸化シリコン（ＳｉＯ2）からなり、前記第２のサイドウォールは窒化シリコン（ＳｉＮ）からなることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記凸部の側面は前記シリコン（Ｓｉ）基板に対する垂直面を基準として傾斜していることを特徴とする請求項１又は請求項２に記載の半導体デバイス。
  4. 前記第２のサイドウォールの厚みは、前記第１のサイドウォールの厚みの４倍以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体デバイス。
  5. 前記凸部の側面の傾斜角が３０度から６０度であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体デバイス。
  6. シリコン（Ｓｉ）基板上にゲート絶縁膜及びゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記シリコン（Ｓｉ）基板に第１のイオン注入を行い、
    次いで前記シリコン（Ｓｉ）基板をエッチングして上面と側面とを備えた凸部を形成する工程と、
    前記凸部の側面及び前記凸部に隣接する前記シリコン（Ｓｉ）基板上に、前記隣接するシリコン（Ｓｉ）基板上で表面が前記凸部の上面より低い部分を有する第１のサイドウォールと、前記シリコン（Ｓｉ）基板よりも高いヤング率を有する第２のサイドウォールを積層形成する工程と、
    前記ゲート電極及び前記第２のサイドウォール上に応力膜を形成する工程と、
    を行うことを特徴とする半導体デバイスの製造方法。
  7. 前記シリコン（Ｓｉ）基板に、前記ゲート電極、前記第１のサイドウォール及び前記第２のサイドウォールをマスクとして第２のイオン注入を行う工程と、を有することを特徴とする請求項６に記載の半導体デバイスの製造方法。
  8. 前記第１のサイドウォールと前記第２のサイドウォールを積層形成する工程は、
    前記シリコン（Ｓｉ）基板に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に前記シリコン（Ｓｉ）基板よりも高いヤング率を有する第２絶縁膜を形成する工程と、
    前記第１絶縁膜及び前記第２絶縁膜を異方性エッチングする工程と、を有することを特徴とする請求項６又は請求項７に記載の半導体デバイスの製造方法。
  9. 前記積層形成する工程は、前記第１絶縁膜を前記シリコン（Ｓｉ）基板上に形成した後、前記第１絶縁膜を異方性エッチングする工程を有することを特徴とする請求項８に記載の半導体デバイスの製造方法。
  10. 前記第１のサイドウォールは酸化シリコン（ＳｉＯ2）であり、前記第２のサイドウォールは窒化シリコン（ＳｉＮ）であることを特徴とする請求項６乃至請求項９のいずれかに記載の半導体デバイスの製造方法。
JP2009522480A 2007-07-12 2007-07-12 半導体デバイス及び半導体デバイスの製造方法 Expired - Fee Related JP5141686B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/063883 WO2009008082A1 (ja) 2007-07-12 2007-07-12 半導体デバイス及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JPWO2009008082A1 JPWO2009008082A1 (ja) 2010-09-02
JP5141686B2 true JP5141686B2 (ja) 2013-02-13

Family

ID=40228279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009522480A Expired - Fee Related JP5141686B2 (ja) 2007-07-12 2007-07-12 半導体デバイス及び半導体デバイスの製造方法

Country Status (3)

Country Link
US (2) US20100102365A1 (ja)
JP (1) JP5141686B2 (ja)
WO (1) WO2009008082A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104078360B (zh) 2013-03-28 2016-11-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US20140329027A1 (en) * 2013-05-02 2014-11-06 Applied Materials, Inc. Low temperature flowable curing for stress accommodation
US8952420B1 (en) 2013-07-29 2015-02-10 Stmicroelectronics, Inc. Method to induce strain in 3-D microfabricated structures
US9099559B2 (en) * 2013-09-16 2015-08-04 Stmicroelectronics, Inc. Method to induce strain in finFET channels from an adjacent region

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163491A (ja) * 1996-11-27 1998-06-19 Lg Semicon Co Ltd 半導体素子の製造方法
JP2004221245A (ja) * 2003-01-14 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2005109064A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005353675A (ja) * 2004-06-08 2005-12-22 Fujitsu Ltd 半導体装置とその製造方法
JP2006278776A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法
JP2006303501A (ja) * 2005-04-18 2006-11-02 Toshiba Corp ＰＦＥＴの移動度を強化したステップ埋め込みＳｉＧｅ構造
JP2007005621A (ja) * 2005-06-24 2007-01-11 Fujitsu Ltd 高歪みｍｏｓトランジスタを含む半導体装置
JP2009010111A (ja) * 2007-06-27 2009-01-15 Sony Corp 半導体装置および半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06296060A (ja) * 1993-04-08 1994-10-21 Mitsubishi Electric Corp 半導体可視光レーザダイオードの製造方法
JPH10242416A (ja) 1997-02-24 1998-09-11 Fujitsu Ltd 半導体装置及びその製造方法
TW394841B (en) * 1997-06-19 2000-06-21 Komatsu Denshi Kinzoku K K Detection of metallic contamination of semiconductor silicon wafer
US6887762B1 (en) * 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
JP2005057301A (ja) 2000-12-08 2005-03-03 Renesas Technology Corp 半導体装置及びその製造方法
JP4441109B2 (ja) 2000-12-08 2010-03-31 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
JP2006351581A (ja) 2005-06-13 2006-12-28 Fujitsu Ltd 半導体装置の製造方法
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7755171B2 (en) * 2006-07-24 2010-07-13 International Business Machines Corporation Transistor structure with recessed source/drain and buried etch stop layer and related method
US20080173942A1 (en) * 2007-01-22 2008-07-24 International Business Machines Corporation STRUCTURE AND METHOD OF MANUFACTURING A STRAINED FinFET WITH STRESSED SILICIDE
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163491A (ja) * 1996-11-27 1998-06-19 Lg Semicon Co Ltd 半導体素子の製造方法
JP2004221245A (ja) * 2003-01-14 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法
JP2005109064A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2005353675A (ja) * 2004-06-08 2005-12-22 Fujitsu Ltd 半導体装置とその製造方法
JP2006278776A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法
JP2006303501A (ja) * 2005-04-18 2006-11-02 Toshiba Corp ＰＦＥＴの移動度を強化したステップ埋め込みＳｉＧｅ構造
JP2007005621A (ja) * 2005-06-24 2007-01-11 Fujitsu Ltd 高歪みｍｏｓトランジスタを含む半導体装置
JP2009010111A (ja) * 2007-06-27 2009-01-15 Sony Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US8697531B2 (en) 2014-04-15
WO2009008082A1 (ja) 2009-01-15
US20120214287A1 (en) 2012-08-23
US20100102365A1 (en) 2010-04-29
JPWO2009008082A1 (ja) 2010-09-02

Similar Documents

Publication Publication Date Title
US8106467B2 (en) Semiconductor device having carrier mobility raised by generating strain in channel region
JP4375619B2 (ja) 半導体装置の製造方法
KR101776926B1 (ko) 반도체 소자 및 그 제조 방법
US8404546B2 (en) Source/drain carbon implant and RTA anneal, pre-SiGe deposition
KR100652381B1 (ko) 다수의 나노 와이어 채널을 구비한 멀티 브릿지 채널 전계효과 트랜지스터 및 그 제조방법
US7985641B2 (en) Semiconductor device with strained transistors and its manufacture
US10026839B2 (en) Epitaxial source/drain differential spacers
US9034706B2 (en) FinFETs with regrown source/drain and methods for forming the same
US7670914B2 (en) Methods for fabricating multiple finger transistors
US8907425B2 (en) Semiconductor device
JP2007299951A (ja) 半導体装置およびその製造方法
JP2006108468A (ja) 半導体装置および半導体装置の製造方法
JP2011151166A (ja) 半導体装置及びその製造方法
JP2009065020A (ja) 半導体装置及びその製造方法
JP5141686B2 (ja) 半導体デバイス及び半導体デバイスの製造方法
JP2008153515A (ja) Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置
KR100752201B1 (ko) 반도체 소자의 제조 방법
JP4997752B2 (ja) 半導体装置の製造方法
JP5262711B2 (ja) 半導体装置及びその製造方法
US20120034749A1 (en) Method for manufacturing a strained semiconductor device
JP4706450B2 (ja) 半導体装置およびその製造方法
EP3783664A1 (en) Transistor with strained superlattice as source/drain region
CN105206576B (zh) 用于形成嵌入式锗硅源/漏结构的方法
KR20090064658A (ko) 반도체 소자 및 이의 제조방법
KR100568114B1 (ko) 다층 채널을 갖는 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121023

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121105

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5141686

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees