JP2008153515A - Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置 - Google Patents

Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置 Download PDF

Info

Publication number
JP2008153515A
JP2008153515A JP2006341318A JP2006341318A JP2008153515A JP 2008153515 A JP2008153515 A JP 2008153515A JP 2006341318 A JP2006341318 A JP 2006341318A JP 2006341318 A JP2006341318 A JP 2006341318A JP 2008153515 A JP2008153515 A JP 2008153515A
Authority
JP
Japan
Prior art keywords
mos transistor
region
silicon substrate
type mos
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006341318A
Other languages
English (en)
Inventor
Keiji Ikeda
圭司 池田
Toshihiko Miyashita
俊彦 宮下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006341318A priority Critical patent/JP2008153515A/ja
Priority to US11/958,615 priority patent/US20080142855A1/en
Publication of JP2008153515A publication Critical patent/JP2008153515A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】
本発明の目的は、上記のストレッサーが発生する応力がより効率的にＭＯＳトランジスタのチャネル部に印加されるように、ストレッサーを配置したＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供することにある。
【解決手段】
本発明は、シリコン基板と、シリコン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極の両側に形成されたソース・ドレイン領域と、シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、及び、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置を提供する。


【選択図】 図３

Description

ＭＯＳトランジスタ、ＭＯＳトランジスタの製造方法、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置、及び、そのＣＭＯＳ型半導体装置を利用した半導体装置に関し、特に、チャネル部に応力が加えられたＭＯＳトランジスタ、ＭＯＳトランジスタの製造方法、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置、及び、そのＣＭＯＳ型半導体装置を利用した半導体装置に関する。
ＭＯＳトランジスタのチャネル部に応力が加えられると、ＭＯＳトランジスタのキャリヤーの移動度が向上し、ＭＯＳトランジスタの電流駆動能力が向上することが知られている。そのため、ＭＯＳトランジスタのチャネル部に効率的に応力をかける手段について、種々の提案がされた。また、応力を発生するストレッサーについても、シリコン・ゲルマニウム、アモルファスシリコン、ＳｉＮ膜等のＣＥＳＬ（Contact Etch Stop Layer）膜が提案された。
上記の提案の中から、チャネル部に効率的に応力をかける手段として、Ｐ型ＭＯＳトランジスタに対しては、ソース・ドレイン領域に、シリコン・ゲルマニウム（ＳｉＧｅ）を埋め込むことが有力視されつつある。
一方、Ｎ型ＭＯＳトランジスタに対しては、ＣＥＳＬ膜をゲート電極上に被着し、上記のＣＥＳＬ膜が発生する応力をチャネル部に伝える手段が提案されている。また、ゲート電極を構成するアモルファス化したシリコンを、ゲート電極上をＳｉＮ層又はＳｉＯ２層でキャップした状態で、再結晶化することで、ゲート電極直下のチャネル部に応力を印加する手段が提案されている。上記のＮ型ＭＯＳトランジタに対する応力印加手段は、ストレスメモライゼーション技術として知られており、例えば、特許文献１、特許文献２があげられる。
特開２００４−１７２３８９号公報 特開２００６−２３７２６３号公報
ＭＯＳトランジスタの微細化によって発生する、短チャネル効果を抑えるため、チャネル部に注入する不純物の濃度を高くする必要があり、また、ゲート絶縁膜の厚さは薄くなりつつある。その結果、ＭＯＳトランジスタのキャリヤーの移動度は不純物散乱の増大により低下する。そうすると、ＭＯＳトランジスタのチャネル部に印加する応力による、キャリヤー移動度の向上が相殺されてしまう。
そこで、さらに、キャリヤー移動度の向上を伴う応力印加手段が求められることとなる。
従って、本発明の目的は、上記のストレッサーが発生する応力が効率的にＭＯＳトランジスタのチャネル部に印加されたＭＯＳトランジスタ、そのＭＯＳトランジスタの製造方法、そのＭＯＳトランジスタを利用したＣＭＯＳ型半導体装置、及び、そのＣＭＯＳ型半導体装置を利用した半導体装置を提供することにある。
上記の課題を解決するため、本発明は、シリコン基板と、シリコン基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極の両側に形成されたソース・ドレイン領域と、シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタを提供する。
上記のＭＯＳトランジスタでは、応力発生物質がチャネル部に近接して配置されており、チャネル部が強い応力を受ける。
本発明は、シリコン基板を用意する工程と、シリコン基板表面から離間し、シリコン基板内部に空洞を形成する工程と、前記空洞に応力発生物質を埋め込む工程と、シリコン基板上にゲート絶縁膜を形成する工程と、前記空洞の上方であって、ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側であって、前記空洞を挟むようにソース・ドレイン領域を形成する工程と、を備えるＮ型ＭＯＳトランジスタの製造工程を提供する。
応力発生物質がチャネル部に近接して配置されているＭＯＳトランジスタを提供することができる。
本発明は、Ｎ型導電性を有するＰ型ＭＯＳトランジスタ形成領域と、Ｐ型導電性を有するＮ型ＭＯＳトランジスタ形成領域とを有するシリコン基板と、
前記Ｎ型ＭＯＳトランジスタ形成領域に形成され、かつ、前記シリコン基板表面から離間し、ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域を備えるＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域に応力発生物質が埋め込まれたＰ型ＭＯＳトランジスタと、を備えることを特徴とするＣＭＯＳ型半導体装置を提供する。
Ｎ型ＭＯＳトランジスタのチャネル部、Ｐ型ＭＯＳトランジスタのチャネル部ともに応力を受けることになり、移動度が向上したＮ型ＭＯＳトランジスタ及び移動度が向上したＰ型ＭＯＳトランジスタによりＣＭＯＳ型半導体装置が形成できる。
本発明によれば、ＭＯＳトランジスタのチャネル部は強い応力を受け、移動度が大きく向上したＭＯＳトランジスタを提供することができる。
また、本発明によれば、ＭＯＳトランジスタのチャネル部の下に応力発生物質埋込領域を容易に形成でき、移動度が大きく向上したＭＯＳトランジスタを製造することができる。
さらに、応力発生物質埋込領域からの応力によって、移動度が向上したＮ型ＭＯＳトランジスタと、応力発生物質が埋め込まれたソース・ドレイン領域からの応力によって、移動度が向上したＰ型ＭＯＳトランジスタと、から構成されるＣＭＯＳ型半導体装置を提供することができる。
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する。
実施例１は、ＭＯＳトランジスタのチャネル部の下に、応力発生物質（ストレッサー）を埋め込んだ領域を有するＮＭＯＳトランジスタ及びその製造方法に関するものである。
実施例１を図１ＡＡ、図１Ａ乃至図１Ｌ、図２Ｍ、図２Ｎ、図２Ｐ、図２Ｑ、図２Ｒ、図２Ｔ、図２Ｕ、図２Ｖ、図２Ｘ、図３Ａ及び図３Ｂを用いて説明する。なお、図１ＡＡは断面図である。図１Ａ乃至図１Ｄ、図２Ｍ、図２Ｎ、図２Ｐは平面図である。また、図１Ｅ乃至図１Ｈ、図２Ｑ、図２Ｒ、図２Ｔは、上記の平面図において示したＡ−Ａ’線に沿った断面図である。さらに、図１Ｉ乃至図１Ｌ、図２Ｕ、図２Ｖ、図２Ｘは、平面図において示したＢ−Ｂ’線に沿った断面図である。
＜実施例１のＮ型ＭＯＳトランジスタの製造工程＞
図１ＡＡ、図１Ａ乃至図１Ｌは、実施例１のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。
図１ＡＡはシリコン基板１を用意する工程を示す図である。上記の工程の詳細は、以下である。まず、Ｐ型の導電性を有するシリコン基板１の表面からシリコン基板１の内部に向けて配置される、例えば、０．５μｍから５μｍの深さに達する不純物領域に、イオン注入法によって、高加速エネルギーで、１Ｅ１３／ｃｍ２程度のＰ型の不純物を導入する。次いで、シリコン基板１に熱処理を加えて、不純物を活性化する。その結果、シリコン基板１を用意する工程によれば、Ｎ型ＭＯＳトランジスタを形成するのに最適な、Ｐ型不純物濃度を有する領域を備えるシリコン基板１を用意することができる。
図１Ｅ、図１Ａ、図１Ｉは、シリコン基板１中に空洞３を形成する工程を構成する、シリコン基板１に溝２を形成する工程を示す図である。なお、シリコン基板１中に空洞を形成する工程は、シリコン基板１に溝２を形成する工程と、溝２の上部を閉ざす工程とから形成されている。シリコン基板１に溝２を形成する工程の詳細は以下である。
まず、シリコン基板１の表面に、シリコン基板エッチングに使用するマスク材として、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）を堆積させる。次いで、フォトレジストを塗布して、図１Ａに示す溝２の開口パターンに合わせてパターニングを行う。次いで、フォトレジストをマスクに、シリコン基板が露出するまで異方性エッチングを行ない、溝２の開口パターンを、マスク材に転写する。次いで、マスク材をマスクにシリコン基板１を異方性エッチングし、シリコン基板内に溝２を形成する。その後、フォトレジスト及びマスク材を除去して、図１Ａ、図１Ｅ、図１Ｉに示す溝２を形成する。
図１Ａの平面図に示されるように、溝２の平面形状は、Ｎ型ＭＯＳトランジスタのチャネル部が形成される領域よりわずかに大きい領域、例えば、幅１００ｎｍ、長さはチャネル部の幅と同一な四角形の形状を有する縦長領域と、上記の領域の２つの短辺に接する、高さ、０．３μｍ、幅０．５μｍの２つの四角形状のコンタクト部から構成されている。また、図１Ｅの断面図又は図１Ｉの断面図に示されるように、溝２の深さは、例えば、６０ｎｍから２００ｎｍ程度である。後に説明するように、上記の縦長領域は、ストレッサーが埋め込まれる空洞になる。また、コンタクト部は空洞に埋め込まれたストレッサーと電気的なコンタクトをとる領域になる。
図１Ｆ、図１Ｂ、図１Ｊは、シリコン基板１中に空洞３を形成する工程を構成する、溝２の上部を閉ざす工程を示す図である。上記の工程の詳細は以下である。すなわち、減圧下の非酸化性雰囲気、例えば、１０Ｔｏｒｒの１００％水素雰囲気中において、例えば１１００℃の高温アニールを行う。そうすると、図１Ｆの断面図のように、溝２の開口の内、幅が狭い縦長領域が閉ざされて、空洞３が形成される。また、図１Ｂの平面図、又は、図１Ｊの断面図に示されるように、溝２のコンタクト部は開口されたまま残る。
空洞３の平面的な形状は、上記の縦長領域と同様であり、例えば、幅１００μｍ、縦はＮ型ＭＯＳトランジスタのチャネル部の幅Ｗと同程度の四角形である。また、空洞３の断面形状は、楕円形である。そして、上記の楕円形の中心は、シリコン基板１の表面から例えば４５ｎｍから１５０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば３０ｎｍから１００ｎｍ程度離間した、シリコン基板１の内部に位置する。
なお、後述のように、空洞３は、ストレッサー６が埋め込まれて、ストレッサー６埋込領域となる。
また、上記では、空洞３の断面形状が楕円形であるとして記載しているが、溝２の断面形状や、溝２の上部を閉じるための工程の条件によって、空洞３の断面形状には様々な変形が考えられる。
図１Ｇ、図１Ｃ、図１Ｋは、空洞３にアモルファス材料４を埋め込むため、アモルファス材料４を堆積させる工程を示す図である。ここで、アモルファス材料４とは、アモルファスシリコン（Ｓｉ）、アモルファスゲルマニウム（Ｇｅ）、アモルファスシリコンゲルマニウム（ＳｉＧｅ）等をいう。
上記の工程の詳細は以下である。まず、シリコン基板１を酸素雰囲気中で熱処理を行ない、酸化し、例えば、１ｎｍから５ｎｍの厚さのシリコン酸化膜（ＳｉＯ２）５を形成する。その結果、空洞３の内側の表面及びシリコン基板１の表面にシリコン酸化膜（ＳｉＯ２）が形成される。その後、空洞３が埋まるように、ＣＶＤ法によって、例えば４００℃から８００℃の低温で、アモルファスシリコン（Ｓｉ）、アモルファスゲルマニウム（Ｇｅ）、又は、アモルファスシリコンゲルマニウム（ＳｉＧｅ）等のアモルファス材料４を堆積させる。そうすると、図１Ｇの断面図又は図１Ｋの断面図に示すように、空洞３にアモルファス材料４が埋め込まれる。また、図１Ｃの平面図に示されるように、シリコン基板１表面の全面に、アモルファス材料４が堆積される。
なお、ＣＶＤ法によって、アモルファス材料４を堆積する時に、不純物を含むガスを導入することで、アモルファス材料４に不純物が導入されることが望ましい。後に、アモルファス材料４をストレッサー６に改質させたときに、導電性をもたせることができるからである。そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、不純物の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ストレッサー６に導電性が備わればよいからである。しかし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、不純物の導電型は、Ｎ型であることが望ましい。Ｎ型ＭＯＳトランジスタの双方の電極電圧に対する閾値を揃えるためである。
図１Ｈ、図１Ｄ、図１Ｌは、空洞３に埋め込まれたアモルファス材料４からストレッサー６を形成する工程、すなわち、ストレッサー６埋込領域を形成する工程を示す図である。上記の工程の詳細は以下である。まず、ＣＭＰ（chemical mechanical polishing）法により、シリコン酸化膜（ＳｉＯ２）５上のアモルファスシリコン（Ｓｉ）、アモルファスゲルマニウム（Ｇｅ）、又は、アモルファスシリコンゲルマニウム（ＳｉＧｅ）等のアモルファス材料４を除去する。次に、上記のアモルファス材料４に熱処理を加えて、結晶化させてストレッサー６を形成する。その後、シリコン基板１表面のシリコン酸化膜５を除去する。
そうすると、図１Ｈの断面図又は図１Ｌ断面図に示すように、空洞３にストレッサー６が埋め込まれ、空洞３はストレッサー６埋込領域となる。また、図１Ｄの平面図に示すように、溝２のコンタクト部が表面に表れる。
なお、ストレッサー６とは、シリコン基板１に応力を与える物質をいう。上記のアモルファス材料４に熱処理を加えると、ストレッサー６となるのは、アモルファス材料４が結晶化する際に体積膨張を伴い、それらを囲むシリコン基板１に応力を及ぼすことになるからである。
図２Ｍ、図２Ｎ、図２Ｐ、図２Ｑ、図２Ｒ、図２Ｔ、図２Ｕ、図２Ｖ、図２Ｘは、実施例１のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。
図２Ｑ、図２Ｍ、図２Ｕは、素子分離領域７を形成する工程を示す図である。上記の工程の詳細は以下である。まず、シリコン基板１の表面に、シリコン基板エッチングに使用するマスク材として、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）を堆積させる。次いで、フォトレジストを塗布して、素子分離領域７に合わせて開口パターンを形成する。次いで、フォトレジストをマスクに、シリコン基板１が露出するまで異方性エッチングを行ない、開口パターンを、マスク材に転写する。次いで、マスク材をマスクにシリコン基板１を異方性エッチングし、シリコン基板内に素子分離領域７用の溝を形成する。次いで、マスク材を除去する。次に、絶縁物、例えば、シリコン酸化（ＳｉＯ２）膜又はシリコン窒化（ＳｉＮ）膜を堆積し、素子分離領域７用の溝に、絶縁物を埋め込む。次いで、ＣＭＰ法で、素子分離領域７以外のシリコン基板上の絶縁物を除去する。
そうすると、図２Ｑの断面図、図２Ｕの断面図、図２Ｍの平面図に示すように、素子分離領域７がＮ型ＭＯＳトランジスタ素子領域を囲むように形成される。
図２Ｒ、図２Ｎ、図２Ｖは、Ｎ型ＭＯＳトランジスタを形成する工程を示す。上記の工程は、Ｎ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、Ｎ型ＭＯＳトランジスタのゲート電極９を形成する工程と、Ｎ型ＭＯＳトランジスタの不純物拡散領域８ａ及び８ｂからなるソース・ドレイン領域を形成する工程と、ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上に被着する工程とから構成されている。
Ｎ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程では、例えば、ゲート絶縁膜としてシリコン酸化（ＳｉＯ２）膜を採用する場合には、シリコン基板１を酸素雰囲気中で酸化することにより、例えば、１ｎｍ程度のシリコン酸化（ＳｉＯ２）膜を得る。なお、ゲーチ絶縁膜として、ハフニウム系高誘電酸化膜を採用することもできる。その際には、ＣＶＤ法によって、ハフニウム系高誘電酸化膜を形成するのが一般的である。
Ｎ型ＭＯＳトランジスタのゲート電極９を形成する工程では、ポリシリコン（Poly-Si）からゲート電極９を構成する場合には、ポリシリコン（Poly-Si）をゲート絶縁膜上に、例えば、２０ｎｍから５０ｎｍ程度堆積し、フォトリソグラフィー法及び異方性エッチング法を使用して、ポリシリコン（Poly-Si）をゲート電極の形状にパターニングして、ゲート電極９を得る。なお、ゲート電極９はポリシリコン（Poly-Si）と金属を反応させて得たシリサイドで形成することも可能である。その際は、ポリシリコン（Poly-Si）をゲート電極９の形状にパターニングした後に、金属層を堆積させて、熱処理を行ない、シリサイドを形成する。その後、未反応の金属を除去することにより、ゲート電極９を得る。同様に、ゲート電極９を金属のみから構成することも可能である。その際は、金属層を堆積した後、フォトリソグラフィー法及び異方性エッチング法を使用して、金属層をゲート電極９の形状にパターニングしてゲート電極９を得る。
Ｎ型ＭＯＳトランジスタの不純物拡散領域８ａ及び８ｂからなるソース・ドレイン領域を形成する工程では、不純物拡散領域８ａ及び８ｂをイオン注入法及び熱処理により形成する場合には、まず、ゲート電極９をイオン注入する際のマスクとして使用して、低加速エネルギーで、１Ｅ１５／ｃｍ２程度の不純物を不純物領域８ａに注入する。次いで、絶縁膜、例えば、シリコン酸化（ＳｉＯ２）膜、を全面に堆積し、異方性エッチングを行うことにより、ゲート電極９の側面に、絶縁物からなるサイドウオール１０を形成する。次いで、ゲート電極９及びサイドウオール１０をイオン注入のマスクとして使用して、中程度の加速エネルギーで、１Ｅ１５／ｃｍ２程度の不純物を不純物領域８ｂに注入する。次いで、不純物活性化のための熱処理を行って、不純物領域８ａ及び８ｂからなるソース・ドレイン領域を形成する。
ここで、不純物領域８ａの接合深さは、例えば、５ｎｍから１０ｎｍ程度、不純物領域８ｂの接合深さは、例えば、３０ｎｍから５０ｎｍ程度である。ただし、ストレッサー６埋込領域と不純物領域８ａ及び８ｂとは離間している。すなわち、不純物領域８ａ及び８ｂの接合深さが深い時は、ストレッサー６埋込領域は、上記の接合深さより深い位置に配置される。
なお、不純物領域８ａ及び８ｂに不純物を導入する方法は、イオン注入法に限らず、固相拡散法によっても可能である。
ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上に被着する工程では、ゲート電極９の上にＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃを堆積させる。
なお、引っ張りストレスを発生し、ゲート電極９を押し込む力を発生させる、ＣＥＳＬ膜は、例えば、シリコン水素(ＳｉＨ４)ガス、アンモニア(ＮＨ４)ガスを用いてプラズマＣＶＤ法でシリコン窒化膜(ＳｉＮ)を成膜した後、ＵＶキュアー工程で水素を離脱させることで形成する。
＜実施例１のＮ型ＭＯＳトランジスタの製造方法のまとめ＞
以上より、実施例１のＮ型ＭＯＳトランジスタの製造方法は、シリコン基板１を用意する工程、シリコン基板１の表面から内部に向け溝２を形成し、その溝２の上部を閉じ、シリコン基板１内部に空洞３を形成する工程、空洞３にアモルファス材料４を埋め込むため、アモルファス材料４を堆積させる工程、空洞３に埋め込まれたアモルファス材料４からストレッサー６を形成する工程、すなわち、ストレッサー６埋込領域を形成する工程、素子分離領域７を形成する工程、Ｎ型ＭＯＳトランジスタを形成する工程から構成されている。そして、Ｎ型ＭＯＳトランジスタを形成する工程は、Ｎ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、Ｎ型ＭＯＳトランジスタのゲート電極９を形成する工程と、Ｎ型ＭＯＳトランジスタの不純物拡散領域８ａ及び８ｂからなるソース・ドレイン領域を形成する工程とを有する。
さらに、実施例１のＮ型ＭＯＳトランジスタの製造方法は、ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上に被着する工程も含む。
上記の工程を含むＮ型ＭＯＳトランジスタの製造方法によれば、以下に示す構造を有するＮ型ＭＯＳトランジスタを得ることができる。
＜実施例１のＮ型ＭＯＳトランジスタの構造＞
すなわち、図２Ｒの断面図、図２Ｖの断面図、及び、図２Ｍの平面図に示すように、シリコン基板１と、シリコン基板１上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極９と、ゲート電極９の左右に隣接して形成された不純物領域８ａ、８ｂからなるソース・ドレイン領域と、シリコン基板１表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極９下部のシリコン基板１内部に形成され、応力発生物質（ストレッサー６）が埋め込まれた、応力発生物質（ストレッサー６）埋込領域と、を備えるＮ型ＭＯＳトランジスタを得ることができる。
なお、上記のストレッサー６埋込領域が、ソース・ドレイン領域を構成する不純物領域８ａ、８ｂとは離間している。
さらに、図２Ｍの平面図に示すように、上記Ｎ型ＭＯＳトランジスタは、ゲート電極９の上下に形成された、応力発生物質（ストレッサー６）と、電気的なコンタクトをとる領域（溝２のコンタクト部）を有する。
また、図２Ｒの断面図、図２Ｖの断面図に示すように、上記Ｎ型ＭＯＳトランジスタは、ゲート電極９上にＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃを有する。
そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、ストレッサー６に不純物を導入し、導電性をもたせる必要がある。その際は、ストレッサー６の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ただし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、ストレッサー６の不純物の導電型は、Ｎ型である。
上記の構造をＮ型ＭＯＳトランジスタが有することにより、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ストレッサー６からの引っ張り応力を受けることになる。
また、ゲート電極９上のＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃによって、ゲート電極９がシリコン基板１の表面に押し込まれるため、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ゲート電極９の底部から引っ張り応力を受けることになる。その結果、Ｎ型ＭＯＳトランジスタのチャネル部は、ストレッサー６からの引っ張り応力及びゲート電極９の底部から引っ張り応力の双方を受けることになる。
ストレッサー６に対して、溝２のコンタクト部から電気的にコンタクトをとると、ストレッサー６をＭＯＳトランジスタのバックゲート電圧を与える電極として利用することができる。ストレッサー６埋込領域が、ソース・ドレイン領域と離間しているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くことがないからである。
＜実施例１のＮ型ＭＯＳトランジスタの変形例＞
図２Ｔ、図２Ｐ、図２Ｘは、実施例１のＮ型ＭＯＳトランジスタの変形例を示す。実施例１のＮ型ＭＯＳトランジスタと比較すると、ストレッサー６埋込領域とソース・ドレイン領域の位置関係が異なる。すなわち、ソース・ドレイン領域を構成する不純物領域８ａ又は８ｂの接合の底部は、ストレッサー６埋込領域の上部と接するように、ストレッサー６埋込領域は配置されている。
なお、上記の配置は、溝２の深さを浅く形成することにより実現できる。溝２の上部を閉じる工程によりできる空洞３が、シリコン基板１表面から浅い位置に形成されるためである。
その結果、ストレッサー６埋込領域の上面の位置が、シリコン基板１の表面に近い。すなわち、上記の空洞３の楕円形の中心は、シリコン基板１の表面から例えば２０ｎｍから４０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば１０ｎｍから２０ｎｍ程度離間した位置に配置されることになる。
なお、ストレッサー６埋込領域が不純物領域８ａ及び８ｂを接するような位置関係となるためには、ストレッサー６埋込領域の横幅、深さ方向の幅等の形状について、様々な変形が許されることはいうまでもない。
ストレッサー６埋込領域の位置がシリコン基板１の表面に近いことから、Ｎ型ＭＯＳトランジスタのシリコン基板１の表面にできるチャネル部に対して、より大きな引っ張り応力が発生する。
また、ストレッサー６に対して、溝２のコンタクト部から電気的にコンタクトをとると、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方の電極として利用することができる。ストレッサー６埋込領域が、Ｎ型ＭＯＳトランジスタの他方のゲート電極の下部にあり、ソース・ドレイン領域と接するような位置関係に配置されているためである。ストレッサー６埋込領域は、シリコン酸化膜（ＳｉＯ２）５を介して、シリコン基板１と接し、かつ、ソースを構成する不純物領域とドレインを構成する不純物領域間に、それらの不純物領域と両端において接するように配置されているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くからである。
＜実施例１のＮ型ＭＯＳトランジスタの効果＞
図３Ａ及び図３Ｂは、ＭＯＳトランジスタの駆動電流の向上と応力の方向の関係を示す表と、実施例１のＮ型ＭＯＳトランジスタのチャネル部が受けている応力を説明する図である。そして、図３Ａ及び図３Ｂを用いて実施例１のＮ型ＭＯＳトランジスタの効果を説明する。
図３Ａは、Ｎ型ＭＯＳトランジスタの駆動電流を向上させるのに最適な、Ｎ型ＭＯＳトランジスタのチャネル部への応力の方向、及び、Ｐ型ＭＯＳトランジスタの駆動電流を向上させるのに最適な、Ｐ型ＭＯＳトランジスタのチャネル部の応力方向を示す表である。
なお、図３Ａの表は、Longitudinal(Ｘ方向：ソース及びドレインをつなぐ方向)を、半導体基板の<１１０>方向と一致させた場合のＭＯＳＦＥＴの駆動電流の向上の条件を示す。また、図３Ａの表は、非特許文献:S.E.Thompson et al., IEEE Trans. Elec. Dev, pp.1790-1797, November 2004を参考に記載したものである。
そして、図３Ａの表において、Direction（方向）の欄２１、ＮＭＯＳの欄２２、ＰＭＯＳの欄２３、Tension(引っ張り)＋＋＋２５、Compression(圧縮)＋＋＋＋２６、及び、Compression(圧縮)＋＋＋＋の欄２７を示す。
Direction（方向）の欄２１は、ストレスによって発生する、応力の方向について記載する欄であり、応力の方向には、Longitudinal方向(Ｘ方向：ソース及びドレインをつなぐ方向)、Transverse方向(Ｙ方向：ソース及びドレインをつなぐ方向に垂直な方向)、及び、Out-Of-Plane方向(Ｚ方向：高さ方向、すなわち、半導体表面に対して垂直な方向)がある。
ＮＭＯＳの欄２２は、Ｎ型ＭＯＳトランジスタの駆動電流を向上させるのに最適な応力の方向を記載する欄である。
そして、Longitudinal方向に対しては、Tension(引っ張り)による応力が最適であることを示し、その後に記載される「＋＋＋」は、応力を一定とした場合に、どの程度の駆動電流の向上があるかを示す指標である。すなわち、「＋」の数が多い程、駆動電流の向上への寄与度が大きいことを示す。
そうすると、Tension(引っ張り)＋＋＋２５は、ソースとドレイン方向の引っ張り力によって歪みを与えると、駆動電流の向上に対して中程度よりやや大きい寄与があることを示す。
同様に、Transverse方向に対しては、Tension(引っ張り)＋＋が、ＮＭＯＳの欄２２に記載されている。すなわち、Transverse方向に対しては、Tension(引っ張り)による応力が最適であることを示し、駆動電流の向上に対する寄与度は中程度よりやや小さいことを示す。また、Out-Of-Plane方向に対しては、Compression(圧縮)＋＋＋＋２６が、ＮＭＯＳの欄２に記載されている。すなわち、Out-Of-Plane方向に対しては、Compression(圧縮)による応力が最適であることを示し、駆動電流の向上に対する寄与度は大きいことを示す。
ＰＭＯＳの欄２３は、Ｐ型のＭＩＳＦＥＴの駆動電流を向上させるのに最適な応力の方向を記載する欄である。
そして、Longitudinal方向に対しては、Compression(圧縮)＋＋＋＋２７が記載され、Compression(圧縮)による歪みが最適な歪みであることを示し、駆動電流の向上に対する寄与度は大きいことを示す。
図３Ｂは、実施例１のＮ型ＭＯＳトランジスタのチャネル部が受けている応力を説明する図である。図３Ｂは、シリコン基板１、ストレッサー６埋込領域の表面のシリコン酸化膜（ＳｉＯ２）５、ストレッサー６、素子分離領域７、ソース・ドレインを構成する不純物領域８ｂ、ゲート電極９、サイドウオール１０、ＣＥＳＬ膜１１ａ、１１ｂ、１１ｃ、シリコン基板１の表面に垂直方向の応力２９、シリコン基板１の表面に平行な応力２８、及び、ストレッサー６埋込領域内の応力３０を示す。
図３Ｂは、実施例1のN型ＭＯＳトランジスタにおいて、ストレッサー６埋込領域内の応力３０によって、ソース・ドレイン方向へ引っ張る、シリコン基板１の表面に平行な応力２８が発生することを示す。また、図３Ｂは、ゲート電極９及びストレッサー６埋込領域を結ぶ方向へ圧縮する、シリコン基板１の表面に垂直な応力２９が発生することを示す。
ここで、図３Ａの表に示される、Tension(引っ張り)＋＋＋２５及びCompression(圧縮)＋＋＋＋２６は、シリコン基板１の表面に平行な応力２８及びシリコン基板１の表面に垂直な応力２９に相当する。そうすると、実施例１のＮ型ＭＯＳトランジスタは、ゲート電極９の下部であって、ソース・ドレイン領域間にあり、シリコン基板１の表面からは離間している、ストレッサー６埋込領域を、有するため、その駆動能力が向上する。
また、ストレッサー６埋込領域が、Ｎ型ＭＯＳトランジスタのチャネル部に近いことから、より大きい応力がチャネル部に加わることになる。従って、上記のストレッサー６埋込領域による、Ｎ型ＭＯＳトランジスタの駆動能力の向上の効果は大きい。
実施例２は、応力発生物質（ストレッサー）を、埋め込んだ領域を、チャネル部の下に有するＮＭＯＳトランジスタ及びその製造方法に関するものである。なお、応力発生物質（ストレッサー）を埋め込んだ領域の形成方法が、実施例１とは異なる。
実施例２を図４ＡＡ、図４Ａ乃至図４Ｌ、図５Ｑ乃至図５Ｘ、図６ＡＡ、図６ＢＢ、図６ＣＣ、図６ＤＤ、図６ＥＥ、図６ＦＦ、図６ＨＨ、図６ＧＧ、図６ＩＩを用いて説明する。なお、図４ＡＡは断面図である。図４Ａ乃至図４Ｄ、図５Ｍ乃至図５Ｐ、図６ＡＡ、図６ＢＢ、図６ＧＧは平面図である。また、図４Ｅ乃至図４Ｈ、図５Ｑ乃至図５Ｔ、図６ＣＣ、図６ＤＤ、図６ＨＨは、平面図において示したＡ−Ａ’線に沿った断面図である。さらに、図４Ｉ乃至図４Ｌ、図５Ｕ乃至図５Ｘ、図６ＥＥ、図６ＦＦ、図６ＩＩは、平面図において示したＢ−Ｂ’線に沿った断面図である。
＜実施例２のＮ型ＭＯＳトランジスタの製造工程＞
図４ＡＡ、図４Ａ乃至図４Ｌは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。
図４ＡＡはシリコン基板１を用意する工程を示す図である。上記の工程の詳細は、図１ＡＡで説明したシリコン基板１を用意する工程の詳細と同様である。その結果、シリコン基板１を用意する工程によれば、Ｎ型ＭＯＳトランジスタを形成するのに最適な、Ｐ型不純物濃度を有する領域を備えるシリコン基板１を用意することができる。
図４Ｅ、図４Ａ、図４Ｉは、シリコン基板１中に空洞３を形成する工程を構成する、シリコン基板１上にシリコンゲルマニウム（ＳｉＧｅ）領域１５を形成する工程を示す図である。
なお、シリコン基板１中に空洞を形成する工程は、シリコン基板１上にシリコンゲルマニウム（ＳｉＧｅ）領域１５を形成する工程と、シリコン基板１上及びシリコンゲルマニウム（ＳｉＧｅ）領域１５上に、シリコン（Ｓｉ）のエピ成長によりエピ成長層１６を形成する工程と、シリコンゲルマニウム（ＳｉＧｅ）領域１５にコンタクト領域１７を形成する工程と、シリコンゲルマニウム（ＳｉＧｅ）をエッチングし、空洞３を形成する工程とから構成されている。
シリコン基板１上にシリコンゲルマニウム（ＳｉＧｅ）領域１５を形成する工程の詳細は以下である。
まず、シリコン基板１上にシリコンゲルマニウム（ＳｉＧｅ）層を、例えば、６００℃から８００℃程度において、ＣＶＤ法により堆積する。次いで、シリコンゲルマニウム（ＳｉＧｅ）層上にレジストを塗布し、フォトリソグラフィー法により、レジストをシリコンゲルマニウム（ＳｉＧｅ）領域１５の形状にパターニングする。次いで、上記のレジストパターンをマスクに、シリコンゲルマニウム（ＳｉＧｅ）層のエッチングを行い、図４Ａ、図４Ｅ、図４Ｉに示すシリコンゲルマニウム（ＳｉＧｅ）領域１５を形成する。その後、レジストパターンを除去して、工程を終了する。
図４Ａの平面図に示されるように、シリコンゲルマニウム（ＳｉＧｅ）領域１５の平面形状は、Ｎ型ＭＯＳトランジスタのチャネル部が形成される領域よりわずかに大きい領域、例えば、幅１００ｎｍ、長さはチャネル部の幅と同一な四角形の形状を有する縦長領域と、上記の領域の２つの短辺に接する、高さ、０．３μｍ、幅０．５μｍの２つの四角形状のコンタクト部から構成されている。
図４Ｅの断面図又は図４Ｉの断面図に示されるように、シリコンゲルマニウム（ＳｉＧｅ）領域１５の高さは、例えば、３０ｎｍから１００ｎｍ程度である。後に説明するように、上記の縦長領域は、ストレッサーが埋め込まれる空洞になる。また、コンタクト部は空洞に埋め込まれたストレッサーと電気的なコンタクトをとるコンタクト領域１７になる。
図４Ｆ、図４Ｂ、図４Ｊは、シリコン基板１上及びシリコンゲルマニウム（ＳｉＧｅ）領域１５上に、シリコン（Ｓｉ）のエピ成長によりエピ成長層１６を形成する工程を示す図である。上記の工程の詳細は以下である。すなわち、例えば、シラン（ＳｉＨ４）ガス等による、減圧エピ成長法により、６０ｎｍから２００ｎｍ程度、シリコン基板１上にシリコンをエピ成長させ、エピ成長層１６を形成する。次いで、エピ成長層１６の平坦化のため、ＣＭＰ法でエピ成長層１６の表面を処理する。
その結果、図４Ｂの平面図に示すように、シリコン基板１全面にシリコンがエピ成長される。また、図４Ｆの断面図又は図４Ｊの断面図に示されるように、シリコンゲルマニウム（ＳｉＧｅ）領域１５は、エピ成長により、シリコン基板１表面から離間した位置であって、シリコン基板１の内部に形成され、かつ、Ｎ型ＭＯＳトランジスタのチャネル部の形成が予定される領域の下部に形成される。
図４Ｇ、図４Ｃ、図４Ｋは、シリコン基板１中に空洞３を形成する工程を構成する、シリコンゲルマニウム（ＳｉＧｅ）領域１５にコンタクト領域１７を形成する工程を示す。上記の工程の詳細は以下である。シリコン基板１全面にレジストを塗布し、フォトリソグラフィー法により、レジストをシリコンゲルマニウム（ＳｉＧｅ）領域１５のコンタクト領域１７に相当する開口形状にパターニングする。次いで、シリコンゲルマニウム（ＳｉＧｅ）領域１５上のシリコンを異方性エッチングにより、除去し、コンタクト領域１７を形成する。そして、レジストを除去すると、図４Ｃの平面図に示すように、コンタクト領域１７が形成される。また、図４Ｇの断面図又は図４Ｋの断面図に示すように、コンタクト領域１７は、エピ成長層１６中に形成され、シリコンゲルマニウム（ＳｉＧｅ）領域１５に対する開口である。
図４Ｈ、図４Ｄ、図４Ｌは、シリコン基板１中に空洞３を形成する工程を構成する、シリコンゲルマニウム（ＳｉＧｅ）をエッチングし、空洞３を形成する工程を示す。上記の工程の詳細は以下である。シリコンゲルマニウム（ＳｉＧｅ）領域１５のシリコンゲルマニウム（ＳｉＧｅ）を、コンタクト領域１７から、等方性エッチングに除去することにより、図４Ｄの平面図、図４Ｈの断面図、図４Ｌの断面図に示すような、空洞３を形成することができる。
空洞３の平面的な形状は、上記の縦長領域と同様であり、例えば、幅１００μｍ、縦はＮ型ＭＯＳトランジスタのチャネル部の幅Ｗと同程度の四角形である。また、空洞３の断面形状は、楕円形である。そして、上記の楕円形の中心は、シリコン基板１の表面から例えば４５ｎｍから１５０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば３０ｎｍから１００ｎｍ程度離間した、シリコン基板１の内部に位置する。
なお、後述のように、空洞３は、ストレッサー６が埋め込まれて、ストレッサー６埋込領域となる。
また、上記では、空洞３の断面形状が楕円形であるとして記載しているが、シリコンゲルマニウム（ＳｉＧｅ）領域１５の断面形状を変形させることにより、空洞３の断面形状に様々な変形を加えることができる。
図５Ｎ、図５Ｏ、図５Ｐ、図５Ｑ、図５Ｓ、図５Ｔ、図５Ｕ、図５Ｗ、図５Ｘは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。
図５Ｎ、図５Ｑ、図５Ｕは空洞３にアモルファス材料４を埋め込むため、アモルファス材料４を堆積させる工程である。そして、上記の工程の詳細は、図１Ｇ、図１Ｃ、図１Ｋの説明における、工程の詳細と同様である。
なお、ＣＶＤ法によって、アモルファス材料４を堆積する時に、不純物を含むガスを導入することにで、アモルファス材料４に不純物が導入されることが望ましい。後に、アモルファス材料４をストレッサー６に改質させたときに、導電性をもたせることができるからである。そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、不純物の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ストレッサー６に導線性が備わればよいからである。しかし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、不純物の導電型は、Ｎ型であることが望ましい。Ｎ型ＭＯＳトランジスタの双方の電極電圧に対する閾値を揃えるためである。
図５Ｏ、図５Ｓ、図５Ｗは空洞３にストレッサー６を埋め込む工程を示す図である。上記の工程の詳細は図１Ｈ、図１Ｄ、図１Ｌの説明における、工程の詳細と同様である。
そうすると、図１Ｈの断面図又は図１Ｌ断面図に示すように、空洞３にストレッサー６が埋め込まれ、空洞３はストレッサー６埋込領域となる。また、図１Ｄの平面図に示すように、コンタクト領域１７に、ストレッサー６へのコンタクト部が表面に表れる。
なお、ストレッサー６とは、シリコン基板１に応力を与える物質をいう。上記のアモルファス材料４に熱処理を加えると、ストレッサー６となるのは、アモルファス材料４が結晶化する際に体積膨張を伴い、それらを囲むシリコン基板１に応力を及ぼすことになるからである。
図５Ｐ、図５Ｔ、図５Ｘは素子分離領域１８を形成する工程を示す図である。上記の工程の詳細は、図２Ｑ、図２Ｍ、図２Ｕで説明した詳細工程と同様である。
そうすると、図５Ｔの断面図、図５Ｘの断面図、図５Ｐの平面図に示すように、素子分離領域１８がＮ型ＭＯＳトランジスタ素子領域を囲むように形成される。なお、素子分離領域１８の境界が、Ｂ−Ｂ’断面において、ストレッサー６へのコンタクト部とゲート電極９との間にある点で、図２Ｑ、図２Ｍ、図２Ｕに示す素子分離領域７とは異なる。なお、素子分離領域１８を形成する際に、シリコン基板１は異方性エッチングでエッチングするが、ストレッサー６埋込領域はエッチングを行わない。そして、ストレッサー６埋込領域の下部に残ったシリコンは、等方性エッチングにより、エッチングして、素子分離領域１８を完成する。
図６ＡＡ乃至図６ＩＩは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。
図６ＡＡ、図６ＣＣ、図６ＥＥは、Ｎ型ＭＯＳトランジスタを形成する工程を示す。上記の工程は、図２Ｒ、図２Ｎ、図２Ｖで説明したのと同様な工程であり、Ｎ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、Ｎ型ＭＯＳトランジスタのゲート電極９を形成する工程と、Ｎ型ＭＯＳトランジスタの不純物拡散領域８ａ及び８ｂからなるソース・ドレイン領域を形成する工程と、ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上に被着する工程とから構成されている。また、上記のそれぞれの工程は、図２Ｒ、図２Ｎ、図２Ｖで説明したのと同様な詳細工程から構成されている。
＜実施例２のＮ型ＭＯＳトランジスタの製造方法のまとめ＞
以上より、実施例２のＮ型ＭＯＳトランジスタの製造方法は、シリコン基板１を用意する工程、シリコン基板１上にシリコンゲルマニウム（ＳｉＧｅ）領域１５を形成する工程と、シリコン基板１上及び前記シリコンゲルマニウム（ＳｉＧｅ）領域１５上に、シリコン（Ｓｉ）のエピ成長によりエピ成長層１６を形成し、シリコンゲルマニウム（ＳｉＧｅ）領域１５が前記シリコン基板１の表面とは離間するように、シリコン基板１の内部に形成される工程と、シリコン基板の表面からシリコンゲルマニウム（ＳｉＧｅ）領域１５に達するコンタクト領域１７を形成する工程と、コンタクト領域１７を介して、シリコンゲルマニウム（ＳｉＧｅ）領域１５中のシリコンゲルマニウム（ＳｉＧｅ）をエッチングし、シリコンゲルマニウム（ＳｉＧｅ）領域１５を空洞３とする工程と、空洞３にアモルファス材料４を埋め込むため、アモルファス材料４を堆積させる工程、空洞３に埋め込まれたアモルファス材料４からストレッサー６を形成する工程、すなわち、ストレッサー６埋込領域を形成する工程、素子分離領域１８を形成する工程、Ｎ型ＭＯＳトランジスタを形成する工程から構成されている。そして、Ｎ型ＭＯＳトランジスタを形成する工程は、Ｎ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、Ｎ型ＭＯＳトランジスタのゲート電極９を形成する工程と、Ｎ型ＭＯＳトランジスタの不純物拡散領域８ａ及び８ｂからなるソース・ドレイン領域を形成する工程とを有する。
さらに、実施例２のＮ型ＭＯＳトランジスタの製造方法は、ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上に被着する工程も含む。
上記の工程を含むＮ型ＭＯＳトランジスタの製造方法によれば、以下に示す構造を有するＮ型ＭＯＳトランジスタを得ることができる。
＜実施例２のＮ型ＭＯＳトランジスタの構造＞
すなわち、図６ＣＣの断面図、図６ＥＥの断面図、及び、図６ＡＡの平面図に示すように、シリコン基板１と、シリコン基板１上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極９と、ゲート電極９の左右に隣接して形成された不純物領域８ａ、８ｂからなるソース・ドレイン領域と、シリコン基板１表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極９下部のシリコン基板１内部に形成され、応力発生物質（ストレッサー６）が埋め込まれた、応力発生物質（ストレッサー６）埋込領域と、を備えるＮ型ＭＯＳトランジスタを得ることができる。
さらに、図６ＡＡの平面図に示すように、上記Ｎ型ＭＯＳトランジスタは、ゲート電極９の上下に形成された、応力発生物質（ストレッサー６）と、電気的なコンタクトをとる領域（コンタクト領域１７）を有する。
また、図６ＣＣの断面図、図６ＥＥの断面図に示すように、上記Ｎ型ＭＯＳトランジスタは、ゲート電極９上にＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃを有する。
そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、ストレッサー６に不純物を導入し、導電性をもたせる必要がある。その際は、ストレッサー６の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ただし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、ストレッサー６に導入する不純物の導電型はＮ型であることが望ましい。双方のダブルゲート電極に対するＮ型ＭＯＳトランジスタの閾値を同一とするためである。
上記の構造をＮ型ＭＯＳトランジスタが有することにより、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ストレッサー６からの引っ張り応力を受けることになる。
また、ゲート電極９上のＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃによって、ゲート電極９がシリコン基板１の表面に押し込まれるため、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ゲート電極９の底部から引っ張り応力を受けることになる。その結果、Ｎ型ＭＯＳトランジスタのチャネル部は、ストレッサー６からの引っ張り応力及びゲート電極９の底部から引っ張り応力の双方を受けることになる。
ストレッサー６に対して、コンタクト領域１７から電気的にコンタクトをとると、ストレッサー６をＭＯＳトランジスタのバックゲート電圧を与える電極として利用することができる。ストレッサー６埋込領域が、ソース・ドレイン領域と離間しているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くことがないからである。
＜実施例２のＮ型ＭＯＳトランジスタの変形例１＞
図６ＤＤ、図６ＢＢ、図６ＦＦは、実施例２のＮ型ＭＯＳトランジスタの変形例１を示す図である。実施例２のＮ型ＭＯＳトランジスタと比較すると、ストレッサー６埋込領域とソース・ドレイン領域の位置関係が異なる。すなわち、ソース・ドレイン領域を構成する不純物領域８ａ又は８ｂの接合の底部は、ストレッサー６埋込領域の上部と接するように、ストレッサー６埋込領域は配置されている。
なお、シリコン基板１及びシリコンゲルマニウム（ＳｉＧｅ）領域１５上に形成するエピ成長層１６の厚さを薄くすることにより、上記の配置を達成することができる。
その結果、ストレッサー６埋込領域の上面の位置が、シリコン基板１の表面に近い。すなわち、上記の空洞３の楕円形の中心は、シリコン基板１の表面から例えば２０ｎｍから４０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば１０ｎｍから２０ｎｍ程度離間した位置に配置されることになる。
なお、ストレッサー６埋込領域が不純物領域８ａ及び８ｂを接するような位置関係となるためには、ストレッサー６埋込領域の横幅、深さ方向の幅等の形状について、様々な変形が許されることはいうまでもない。
ストレッサー６埋込領域の位置がシリコン基板１の表面に近いことから、Ｎ型ＭＯＳトランジスタのシリコン基板１の表面にできるチャネル部に対して、より大きな引っ張り応力が発生する。
また、ストレッサー６に対して、コンタクト領域１７から電気的にコンタクトをとると、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方の電極として利用することができる。ストレッサー６埋込領域が、Ｎ型ＭＯＳトランジスタの他方のゲート電極の下部にあり、ソース・ドレイン領域と接するような位置関係に配置されているためである。ストレッサー６埋込領域は、シリコン酸化膜（ＳｉＯ２）５を介して、シリコン基板１と接し、かつ、ソースを構成する不純物領域とドレインを構成する不純物領域間に、それらの不純物領域と両端において接するように配置されているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くからである。
＜実施例２のＮ型ＭＯＳトランジスタの変形例２＞
図６ＨＨ、図６ＧＧ、図６ＩＩは、実施例２のＮ型ＭＯＳトランジスタの変形例２を示す図である。実施例２のＮ型ＭＯＳトランジスタと比較すると、コンタクト領域１７を形成しない点が異なる。すなわち、ストレッサー６埋込領域は、電気的に絶縁されており、シリコン基板１内にあって、孤立した領域である。
また、図５Ｐ、図５Ｔ、図５Ｘで示した素子分離領域１８を形成する工程において、素子分離領域１８を形成する際に、シリコン基板１を異方性エッチングでエッチングするとともに、エッチングガスの種類を変えて、コンタクト領域１７を含むストレッサー６埋込領域の一部もエッチングする点で、実施例２のＮ型ＭＯＳトランジスタの変形例２の製造工程は、実施例２のＮ型ＭＯＳトランジスタの製造工程と異なる。
ストレッサー６が孤立した領域に埋め込まれているため、ストレッサー６からの応力は、Ｎ型ＭＯＳトランジスタのチャネル部に、そのまま伝わる。その結果、Ｎ型ＭＯＳトランジスタのチャネル部に発生する応力は大きなものとなる。
実施例３は、実施例１又は実施例２に示すＮＭＯＳトランジスタと、応力発生物質（ストレッサー）が埋め込まれたソース・ドレイン領域を有するＰ型ＭＯＳトランジスタと、から構成されたＣＭＯＳ型半導体装置に関する。
実施例３を図７ＡＡ、図７Ａ乃至図７Ｄ、図８Ｅ乃至図８Ｈを用いて説明する。なお、上記の図面はＰ型ＭＯＳトランジスタのソース・ドレイン方向及びＮ型ＭＯＳトランジスタのソース・ドレイン方向の断面図である。
＜実施例３のＣＭＯＳ型半導体装置の製造工程＞
図７ＡＡ、図７Ａ乃至図７Ｄは実施例３のＣＭＯＳ型半導体装置の製造工程の一部を示す図である。そして、図７ＡＡ、図７Ａ乃至図７Ｄは、シリコン基板１、溝２、空洞３、アモルファス材料４、シリコン酸化（ＳｉＯ２）膜５、Ｐ型不純物領域３５、及び、Ｎ型不純物領域３６を示す。
図７ＡＡはシリコン基板１を用意する工程を示す図である。上記の工程の詳細は、まず、Ｐ型の導電性を有するシリコン基板１の表面からシリコン基板１の内部に向けて配置される、例えば、０．５μｍから５μｍの深さに達するＰ型不純物領域３５に、イオン注入法によって、高加速エネルギーで、１Ｅ１３／ｃｍ２程度のＰ型の不純物を導入する。次いで、上記のＰ型不純物領域３５とは異なる領域に配置された、例えば０．５μｍから５μｍの深さに達するＮ型不純物領域３６に、イオン注入法によって、高加速エネルギーで、５Ｅ１３／ｃｍ２程度のＮ型の不純物を導入する。次いで、シリコン基板１に熱処理を加えて、不純物を活性化する。その結果、シリコン基板１を用意する工程によれば、Ｎ型ＭＯＳトランジスタを形成するのに最適なＰ型不純物領域３５と、そのＰ型不純物領域３５とは異なる領域に、Ｐ型ＭＯＳトランジスタを形成するのに最適なＮ型不純物領域３６と、を備えるシリコン基板１を用意することができる。
図７Ａは、シリコン基板１中であって、Ｐ型不純物領域３５において、空洞３を形成する工程を構成する、シリコン基板１に溝２を形成する工程を示す図である。なお、シリコン基板１中に空洞を形成する工程は、シリコン基板１に溝２を形成する工程と、溝２の上部を閉ざす工程とから形成されている。
シリコン基板１に溝２を形成する工程の詳細は、図１Ａ、図１Ｅ、図１Ｉにおいて説明したシリコン基板１に溝２を形成する工程と同様である。
溝２の平面形状は、Ｎ型ＭＯＳトランジスタのチャネル部が形成される領域よりわずかに大きい領域、例えば、幅１００ｎｍ、長さはチャネル部の幅と同一な四角形の形状を有する縦長領域と、上記の領域の２つの短辺に接する、高さ、０．３μｍ、幅０．５μｍの２つの四角形状のコンタクト部から構成されている。また、図７Ａに示されるように、溝２の深さは、例えば、６０ｎｍから２００ｎｍ程度である。後に説明するように、上記の縦長領域は、ストレッサーが埋め込まれる空洞３になる。また、コンタクト部は空洞３に埋め込まれたストレッサーと電気的なコンタクトをとる領域になる。
図７Ｂは、シリコン基板１中であって、Ｐ型不純物領域３５において、空洞３を形成する工程を構成する、溝２の上部を閉ざす工程を示す図である。上記の工程の詳細は、図１Ｆ、図１Ｂ、図１Ｊにおいて説明した溝２を形成する工程と同様である。
空洞３の平面的な形状は、上記の縦長領域と同様であり、例えば、幅１００μｍ、縦はＮ型ＭＯＳトランジスタのチャネル部の幅Ｗと同程度の四角形である。また、空洞３の断面形状は、楕円形である。そして、上記の楕円形の中心は、シリコン基板１の表面から例えば４５ｎｍから１５０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば３０ｎｍから１００ｎｍ程度離間した、シリコン基板１の内部に位置する。
なお、後述のように、空洞３は、ストレッサー６が埋め込まれて、ストレッサー６埋込領域となる。
また、上記では、空洞３の断面形状が楕円形であるとして記載しているが、溝２の断面形状や、溝２の上部を閉じるための工程の条件によって、空洞３の断面形状には様々な変形が考えられる。
図７Ｃは、空洞３にアモルファス材料４を埋め込むため、アモルファス材料４を堆積させる工程を示す図である。ここで、アモルファス材料４とは、アモルファスシリコン（Ｓｉ）、アモルファスゲルマニウム（Ｇｅ）、アモルファスシリコンゲルマニウム（ＳｉＧｅ）等をいう。
上記の工程の詳細は、図１Ｇ、図１Ｃ、図１Ｋにおいて説明したアモルファス材料４を堆積させる工程と同様な工程である。
なお、ＣＶＤ法によって、アモルファス材料４を堆積する時に、不純物を含むガスを導入することにで、アモルファス材料４に不純物が導入されることが望ましい。後に、アモルファス材料４をストレッサー６に改質させたときに、導電性をもたせることができるからである。そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、不純物の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ストレッサー６に導電性が備わればよいからである。しかし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、不純物の導電型は、Ｎ型であることが望ましい。Ｎ型ＭＯＳトランジスタの双方の電極電圧に対する閾値を揃えるためである。
図７Ｄは空洞３にアモルファス材料４を埋め込む工程を示す図である。上記の工程の詳細は、ＣＭＰ（chemical mechanical polishing）法により、シリコン酸化膜（ＳｉＯ２）５上のアモルファスシリコン（Ｓｉ）、アモルファスゲルマニウム（Ｇｅ）、又は、アモルファスシリコンゲルマニウム（ＳｉＧｅ）等のアモルファス材料４を除去する工程である。
そうすると、図７Ｄに示すように、空洞３にアモルファス材料４が埋め込まれ、空洞３はアモルファス材料４埋込領域となる。また、アモルファス材料４に対して、電気的な接続をとるための溝２のコンタクト部が表面に表れる。
図８Ｅ乃至図８Ｈは、実施例３のＣＭＯＳ型半導体装置の製造工程の一部を示す図である。そして、図８Ｅ乃至図８Ｈは、シリコン基板１、溝２、空洞３、アモルファス材料４、シリコン酸化（ＳｉＯ２）膜５、ストレッサー６、素子分離領域７、不純物拡散領域８ａ、不純物拡散領域８ｂ、ゲート電極９、サイドウオール１０、ＣＥＳＬ膜１１ａ、ＣＥＳＬ膜１１ｂ、ＣＥＳＬ膜１１ｃ、Ｐ型不純物領域３５、Ｎ型不純物領域３６、キャップ３７、及び、溝３８を示す。
図８Ｅは、素子分離領域７を形成する工程、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを形成する工程、及び、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域に溝を形成する工程を示す図である。
まず、素子分離領域７を形成する工程の詳細は、図２Ｑ、図２Ｍ、図２Ｕで説明した、素子分離領域７を形成する工程の詳細と同様である。
そうすると、素子分離領域７がＰ型ＭＯＳトランジスタ素子領域及びＮ型ＭＯＳトランジスタ素子領域を囲むように形成される。
次に、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを形成する工程は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程と、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのゲート電極９を形成する工程と、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの不純物拡散領域８ａを形成する工程と、から構成されている。
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのゲート絶縁膜を形成する工程では、例えば、ゲート絶縁膜としてシリコン酸化（ＳｉＯ２）膜を採用する場合には、シリコン基板１を酸素雰囲気中で酸化することにより、例えば、１ｎｍ程度のシリコン酸化（ＳｉＯ２）膜を得る。なお、ゲーチ絶縁膜として、ハフニウム系高誘電酸化膜を採用することもできる。その際には、ＣＶＤ法によって、ハフニウム系高誘電酸化膜を形成するのが一般的である。
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのゲート電極９を形成する工程では、ポリシリコン（Poly-Si）からゲート電極９を構成する場合には、ポリシリコン（Poly-Si）と層間絶縁膜（シリコン酸化（ＳｉＯ２）膜）をゲート絶縁膜上に、例えば、２０ｎｍから５０ｎｍ程度堆積し、フォトリソグラフィー法及び異方性エッチング法を使用して、ポリシリコン（Poly-Si）及び層間絶縁膜をゲート電極の形状にパターニングして、ゲート電極９及びゲート電極９のキャップ３７を得る。なお、ゲート電極９はポリシリコン（Poly-Si）と金属を反応させて得たシリサイドで形成することも可能である。同様に、ゲート電極９を金属のみから構成することも可能である。
Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの不純物拡散領域８ａを形成する工程では、不純物拡散領域８ａをイオン注入法及び熱処理により形成する場合には、まず、ゲート電極９及びキャップ３７をイオン注入する際のマスクとして使用して、低加速エネルギーで、５Ｅ１３／ｃｍ２程度の不純物を不純物拡散領域８ａ、８ｃに注入する。なお、上記の不純物は、不純物領域８ａに対してはＮ型不純物であり、不純物拡散領域８ｃに対してはＰ型不純物である。次いで、絶縁膜、例えば、シリコン酸化（ＳｉＯ２）膜、を全面に堆積し、異方性エッチングを行うことにより、ゲート電極９の側面に、絶縁物からなるサイドウオール１０を形成する。
次いで、低加速エネルギーで、１Ｅ１５／ｃｍ２程度の不純物を不純物拡散領域８ｂ、８ｄに注入する。なお、上記の不純物は、不純物拡散領域８ｂに対してはＮ型不純物であり、不純物拡散領域８ｄに対してはＰ型不純物である。
次いで、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域に溝３８を形成する工程は、まず、絶縁層（例えば、シリコン窒化（ＳｉＮ））を全面に堆積させる。レジストを塗布し、フォトリソグラフィー法により、Ｐ型ＭＯＳトランジスタのゲート電極を跨いで、ソース・ドレイン領域に対応する開口パターンを形成する。次いで、レジストの開口パターンをマスクに異方性エッチングを行うことにより、開口パターンを絶縁層に転写する。次いで、ゲート電極９上のキャップ３７、及び、上記の開口パターンを有するレジストをマスクに、異方性エッチングを行ない、シリコン基板１を、例えば、１０ｎｍから５０ｎｍ程度エッチングする。その結果、図８Ｅに示すように、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域部分に溝３８ができる。次いで、レジストを除去する。
図８Ｆは、Ｎ型ＭＯＳトランジスタ下部に埋め込まれたアモルファス材料４からストレッサー６を形成する工程、及び、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域にシリコンゲルマニウム（ＳｉＧｅ）を埋込み、ストレッサー４０を形成する工程を示す。上記の工程の詳細は以下である。まず、シリコンゲルマニウム（ＳｉＧｅ）をエピ成長させる。そうすると、絶縁層上にはシリコンゲルマニウム（ＳｉＧｅ）はエピ成長せず、溝３８内にのみシリコンゲルマニウム（ＳｉＧｅ）がエピ成長する。そこで、ＣＭＰ法により、絶縁層上のシリコンゲルマニウム（ＳｉＧｅ）を除去する。次いで、絶縁層を除去することにより、ソース・ドレイン領域の溝３８にシリコンゲルマニウム（ｓｉＧｅ）を埋め込んだ状態を得る。ここで、溝３８内のシリコンゲルマニウム（ｓｉＧｅ）はエピ成長により形成しているので、すでに結晶化している。すなわち、溝３８内のシリコンゲルマニウム（ｓｉＧｅ）はストレッサー４０として働く。次いで、シリコン基板１全体に熱処理をかけて、Ｎ型ＭＯＳトランジスタ下部に埋め込まれたアモルファス材料４を改質させて、すなわち、結晶化を行うことにより、ストレッサー６とする。
なお、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域に埋め込まれたストレッサー４０の導電型は、上記のストレッサー４０がソース・ドレイン電極も兼ねるため、Ｐ型である必要がある。ストレッサー以外のソース・ドレイン電極はＰ型なので、ストレッサーがＮ型であると、両者の間にジュンクションができるために、ソース・ドレイン電極として、ストレッサー４０が働かないからである。
図８Ｇは、ＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃをＮ型ＭＯＳトランジスタのゲート電極上及びＰ型ＭＯＳトランジスタのゲート電極上に被着する工程を示す。上記の工程では、ゲート電極９の上にＣＥＳＬ膜１１ａ、１１ｂ、及び、１１ｃを堆積させる。
ここで、Ｎ型ＭＯＳトランジスタ上には、引っ張りストレスを発生するＣＥＳＬ膜を被着させる。一方、Ｐ型ＭＯＳトランジスタ上には、圧縮ストレスを発生するＣＥＳＬ膜を被着させることが望ましい。それぞれのＭＯＳトランジスタの移動度が向上するのを助長させる方向のストレスを、ゲート電極を通じてチャネル部に与えるからである。
なお、引っ張りストレスを発生し、Ｎ型ＭＯＳトランジスタのゲート電極９を押し込む力を発生させる、ＣＥＳＬ膜は、例えば、シリコン水素(ＳｉＨ４)ガス、アンモニア(ＮＨ４)ガスを用いてプラズマＣＶＤ法でシリコン窒化膜(ＳｉＮ)を成膜した後、ＵＶキュアー工程で水素を離脱させることで形成する。一方、圧縮ストレス発生し、Ｐ型ＭＯＳトランジスタのゲート電極９に引っ張り力を発生するＣＥＳＬ膜は、シリコン水素(ＳｉＨ４)ガス、アンモニア(ＮＨ４)ガス、及び、炭素を含むガスを用いてプラズマＣＶＤ法で、炭素が混入したシリコン窒化膜(ＳｉＮ)を成膜することで形成する。
＜実施例３のＣＭＯＳ半導体装置の製造方法のまとめ＞
以上より、実施例３のＣＭＯＳ半導体装置の製造方法は、Ｐ型ＭＯＳトランジスタを形成する領域（Ｎ型不純物領域３６）及びＮ型ＭＯＳトランジスタを形成する領域（Ｐ型不純物領域３５）を有するシリコン基板１を用意する工程、Ｎ型ＭＯＳトランジスタを形成する領域（Ｐ型不純物領域３５）において、シリコン基板１中に溝２を形成し、その溝２の上部を閉じ、シリコン基板１中に空洞３を形成する工程、Ｎ型ＭＯＳトランジスタを形成する領域において、空洞３にアモルファス材料４を埋め込む工程、素子分離領域を形成する工程、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを形成する工程、Ｐ型ＭＯＳトランジスタを形成する領域（Ｎ型不純物領域３６）において、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域にエピ成長させたシリコンゲルマニウム（ＳｉＧｅ）を埋め込む工程、上記アモルファス材料４からストレッサー６を形成する工程、から構成されている。そして、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを形成する工程は、それぞれのＭＯＳトランジスタのゲート絶縁膜を形成する工程と、それぞれのＭＯＳトランジスタのゲート電極９を形成する工程と、それぞれのＭＯＳトランジスタのソース・ドレイン領域を形成する工程とを有する。
さらに、実施例３のＣＭＯＳ半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタのゲート電極上及びＰ型ＭＯＳトランジスタのゲート電極上にＣＥＳＬ膜を被着する工程も含む。
上記の工程を含むＣＭＯＳ半導体装置の製造方法によれば、以下に示す構造を有するＣＭＯＳ半導体装置を得ることができる。
＜実施例３のＣＭＯＳ型半導体装置の構造＞
そうすると、図８Ｇに示すように、実施例３のＣＭＯＳ型半導体装置は、Ｎ型導電性を有するＰ型ＭＯＳトランジスタを形成する領域及びＰ型導電性を有するＮ型ＭＯＳトランジスタを形成する領域を有するシリコン基板１と、上記のＰ型ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域に応力発生物質（ストレッサー）埋込領域を有するＰ型ＭＯＳトランジスタと、上記のＮ型ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域と、シリコン基板１表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極９下部のシリコン基板１内部に形成された、応力発生物質（ストレッサー６）埋込領域を有するＮ型ＭＯＳトランジスタと、を備える。
さらに、上記Ｎ型ＭＯＳトランジスタは、ゲート電極９の上下に形成された、応力発生物質（ストレッサー６）と、電気的なコンタクトをとる領域を有する。
また、上記Ｎ型ＭＯＳトランジスタのゲート電極９上には、引っ張りストレスを発生するＣＥＳＬ膜を有する。一方、上記Ｐ型ＭＯＳトランジスタのゲート電極９上には、圧縮ストレスを発生するＣＥＳＬ膜を有する。
そして、ストレッサー６をＮ型ＭＯＳトランジスタのバックゲート電極として利用するときには、ストレッサー６に不純物を導入し、導電性をもたせる必要がある。その際は、ストレッサー６の導電型は、Ｎ型であると、Ｐ型であるとは問われない。ただし、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方として利用するときは、ストレッサー６に導入された不純物の導電型は、Ｎ型であることが望ましい。ダブルゲート電極の双方に対する閾値を揃えるためである。
一方、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域に埋め込まれたストレッサーの導電型は、上記のストレッサーがソース・ドレイン電極も兼ねるため、Ｐ型である必要がある。
上記の構造をＮ型ＭＯＳトランジスタが有することにより、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ストレッサー６からの引っ張り応力を受けることになる。
また、ゲート電極９上のＣＥＳＬ膜によって、ゲート電極９がシリコン基板１の表面に押し込まれるため、Ｎ型ＭＯＳトランジスタのチャネル部は、ソースとドレインをむすぶ部方向に、ゲート電極９の底部から引っ張り応力を受けることになる。その結果、Ｎ型ＭＯＳトランジスタのチャネル部は、ストレッサー６からの引っ張り応力及びゲート電極９の底部から引っ張り応力の双方を受けることになる。一方、Ｐ型ＭＯＳトランジスタのチャネル部は、ゲート電極９の底部から圧縮応力を受けることになる。その結果、Ｐ型ＭＯＳトランジスタのチャネル部は、ソース・ドレイン領域のストレッサーからの圧縮応力と、ゲート電極９底部からの圧縮横領の双方を受けることになる。
ストレッサー６に対して、コンタクト領域１７から電気的にコンタクトをとると、ストレッサー６をＭＯＳトランジスタのバックゲート電圧を与える電極として利用することができる。ストレッサー６埋込領域が、ソース・ドレイン領域と離間しているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くことがないからである。
＜実施例３のＣＭＯＳ型半導体装置の変形例＞
図８Ｈは、実施例３のＣＭＯＳ半導体装置の変形例を示す。実施例３のＣＭＯＳ型半導体装置と比較すると、Ｎ型ＭＯＳトランジスタ形成領域において、ストレッサー６埋込領域とソース・ドレイン領域の位置関係が異なる。すなわち、ソース・ドレイン領域を構成する不純物領域８ａ又は８ｂの接合の底部は、ストレッサー６埋込領域の上部と接するように、ストレッサー６埋込領域は配置されている。
その結果、ストレッサー６埋込領域の上面の位置が、シリコン基板１の表面に近い。すなわち、上記の空洞３の楕円形の中心は、シリコン基板１の表面から例えば２０ｎｍから４０ｎｍ程度離間した、シリコン基板１の内部に位置する。また、楕円形の上面は、シリコン基板１の表面から例えば１０ｎｍから２０ｎｍ程度離間した位置に配置されることになる。
なお、ストレッサー６埋込領域が不純物領域８ａ及び８ｂを接するような位置関係となるためには、ストレッサー６埋込領域の横幅、深さ方向の幅等の形状について、様々な変形が許されることはいうまでもない。
ストレッサー６埋込領域の位置がシリコン基板１の表面に近いことから、Ｎ型ＭＯＳトランジスタのシリコン基板１の表面にできるチャネル部に対して、より大きな引っ張り応力が発生する。
また、ストレッサー６に対して、コンタクト領域１７から電気的にコンタクトをとると、ストレッサー６をＮ型ＭＯＳトランジスタのダブルゲート電極の一方の電極として利用することができる。ストレッサー６埋込領域が、Ｎ型ＭＯＳトランジスタの他方のゲート電極の下部にあり、ソース・ドレイン領域と接するような位置関係に配置されているためである。ストレッサー６埋込領域は、シリコン酸化膜（ＳｉＯ２）５を介して、シリコン基板１と接し、かつ、ソースを構成する不純物領域とドレインを構成する不純物領域間に、それらの不純物領域と両端において接するように配置されているため、ストレッサー６埋込領域の表面が、Ｎ型ＭＯＳトランジスタのチャネルとして、働くからである。
実施例４は、実施例３のＣＭＯＳ型半導体装置を利用した半導体装置に関する。実施例４の半導体装置について、図９Ａ乃至図９Ｆを用いて説明する。
＜実施例４の半導体装置の構成＞
図９Ａ乃至図９Ｆは、ロジック回路とメモリ回路が混載されている半導体装置４５及びロジック回路におけるＣＭＯＳ型半導体装置の配置を示す図である。
図９Ａは、ロジック回路とメモリ回路が混載されている半導体装置４５を示す図である。
メモリ回路は、例えば、ＳＲＡＭ(static random memory)４６で構成されており、DRAM(dynamic random memory) で構成することも可能である。ロジック回路は、例えば、画像制御用ロジック４７で構成されている。
図９ＢはＣＭＯＳ半導体装置を構成するＮ型ＭＯＳトランジスタ４８のゲート電極及びＰ型ＭＯＳトランジスタ４９のゲート電極が縦方向に水平に配置されているところを示す図である。ここで、Ｎ型ＭＯＳトランジスタ４８とＰ型ＭＯＳトランジスタ４９は（１００）面内のシリコン基板上に配置されている。そうすると、上記のＭＯＳトランジスタのチャネル部の双方が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１００＞方向からの応力である。従って、Ｎ型ＭＯＳトランジスタ４８及びＰ型ＭＯＳトランジスタ４９において、キャリヤーの移動度が向上する。なお、ソース・ドレインを結ぶ方向とゲート電極の向いている方向とは垂直な方向である。
図９ＣはＣＭＯＳ半導体装置を構成するＮ型ＭＯＳトランジスタ４８のゲート電極は縦方向に、Ｐ型ＭＯＳトランジスタ４９のゲート電極は横方向に配置されているところを示す図である。ここで、Ｎ型ＭＯＳトランジスタ４８とＰ型ＭＯＳトランジスタ４９は（１００）面内のシリコン基板上に配置されている。そうすると、上記のＭＯＳトランジスタのチャネル部の双方が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１００＞方向からの応力である。従って、Ｎ型ＭＯＳトランジスタ４８及びＰ型ＭＯＳトランジスタ４９において、キャリヤーの移動度が向上する。
図９ＤはＣＭＯＳ半導体装置を構成するＮ型ＭＯＳトランジスタ４８のゲート電極及びＰ型ＭＯＳトランジスタ４９のゲート電極は横方向に配置されているところを示す図である。ここで、Ｎ型ＭＯＳトランジスタ４８とＰ型ＭＯＳトランジスタ４９は（１００）面内のシリコン基板上に配置されている。そうすると、上記のＭＯＳトランジスタのチャネル部の双方が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１００＞方向からの応力である。従って、Ｎ型ＭＯＳトランジスタ４８及びＰ型ＭＯＳトランジスタ４９において、キャリヤーの移動度が向上する。
図９ＥはＣＭＯＳ半導体装置を構成するＮ型ＭＯＳトランジスタ４８のゲート電極は横方向、Ｐ型ＭＯＳトランジスタ４９のゲート電極は斜め４５度に配置されているところを示す図である。ここで、Ｎ型ＭＯＳトランジスタ４８とＰ型ＭＯＳトランジスタ４９は（１００）面内のシリコン基板上に配置されている。そうすると、Ｎ型ＭＯＳトランジスタのチャネル部が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１００＞方向からの応力である。一方、Ｐ型ＭＯＳトランジスタのチャネル部が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１１０＞方向からの応力である。従って、Ｎ型ＭＯＳトランジスタ４８及びＰ型ＭＯＳトランジスタ４９において、キャリヤーの移動度が向上する。
図９ＦはＣＭＯＳ半導体装置を構成するＮ型ＭＯＳトランジスタ４８のゲート電極及びＰ型ＭＯＳトランジスタ４９のゲート電極は斜め４５度に配置されているところを示す図である。ここで、Ｎ型ＭＯＳトランジスタ４８とＰ型ＭＯＳトランジスタ４９は（１００）面内のシリコン基板上に配置されている。そうすると、Ｎ型ＭＯＳトランジスタのチャネル部が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力及びＰ型ＭＯＳトランジスタのチャネル部が、ソース・ドレインを結ぶ方向においてストレッサーからうける応力は、＜１１０＞方向からの応力である。従って、Ｎ型ＭＯＳトランジスタ４８及びＰ型ＭＯＳトランジスタ４９において、キャリヤーの移動度が向上する。
＜まとめ＞
メモリ回路又はロジック回路を有する実施例４の半導体装置は、（１００）面上に前記メモリ回路又はロジック回路を構成する、実施例３のＣＭＯＳ半導体装置が配置されているシリコン基板と、前記実施例３のＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＮ型ＭＯＳトランジスタと、前記実施例３のＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＰ型ＭＯＳトランジスタと、を備える。
従って、上記のＣＭＯＳ半導体装置の駆動能力が向上するため、ＣＭＯＳ半導体装置のサイズを縮小できるため、そのＣＭＯＳ半導体装置を利用するメモリ回路及びロジック回路のサイズも縮小が可能である。そうすると、実施例３のＣＭＯＳ半導体装置を利用する半導体装置全体のサイズも縮小し、負荷が減少するため、上記の半導体装置の消費電力も減少する。
以下に本発明の特徴を付記する。
（付記１）
シリコン基板と、
シリコン基板上のゲート絶縁膜と、
ゲート絶縁膜上のゲート電極と、
ゲート電極の両側に形成されたソース・ドレイン領域と、
シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタ。
（図１ＡＡ、図１Ａ乃至図１Ｌ、図２Ｍ、図２Ｎ、図２Ｐ、図２Ｑ、図２Ｒ、図２Ｔ、図２Ｕ、図２Ｖ、図２Ｘ、図３Ａ及び図３Ｂ、図４ＡＡ、図４Ａ乃至図４Ｌ、図５Ｑ乃至図５Ｘ、図６ＡＡ、図６ＢＢ、図６ＣＣ、図６ＤＤ、図６ＥＥ、図６ＦＦ、図６ＨＨ、図６ＧＧ、図６ＩＩ）
（付記２）
前記応力発生物質埋込領域が、ソース・ドレイン領域を構成する不純物領域から離間していることを特徴とする付記１記載のＭＯＳトランジスタ。（図２Ｒ、図２Ｎ、図２Ｖ、図６ＣＣ、図６ＡＡ、図６ＥＥ）
（付記３）
前記応力発生物質埋込領域の上部と前記ソース・ドレイン領域を構成する不純物領域の底部と、が接するように、前記応力発生物質埋込領域及び前記ソース・ドレイン領域が配置されていることを特徴とする付記１記載のＭＯＳトランジスタ。（図２Ｔ、図２Ｐ、図２Ｘ、図６ＤＤ、図６ＢＢ、図６ＦＦ）
（付記４）
前記応力発生物質に不純物を導入し、導電性をもたせたことを特徴とする付記２又は付記３に記載のＭＯＳトランジスタ。（図１Ｇ、図１Ｃ、図１Ｋ、図５Ｒ、図５Ｎ、図５Ｖ）
（付記５）
前記応力発生物質埋込領域内の前記応力発生物質と、電気的な接続をとる領域を備えることを特徴とする付記４記載のＭＯＳトランジスタ。（図２Ｍ、図５Ｏ）
（付記６）
前記ゲート電極上にＣＥＳＬ膜を有することを特徴とする付記１記載のＭＯＳトランジスタ。（図２Ｒ、図２Ｖ、図６ＣＣ、図６ＥＥ）
（付記７）
前記応力発生物質はシリコンゲルマニウム（ＳｉＧｅ）でるあることを特徴とする付記１乃至付記６の内の一つの付記に記載されたＭＯＳトランジスタ。
（付記８）
前記応力発生物質は、前記応力発生物質埋込領域において、絶縁物を介してシリコン基板に接するように埋め込まれていることを特徴とする付記１乃至付記７の内の一つの付記に記載されたＭＯＳトランジスタ。
（付記９）
シリコン基板を用意する工程と、
シリコン基板表面から離間して、シリコン基板内部に空洞を形成する工程と、
前記空洞に応力発生物質を埋め込む工程と、
シリコン基板上にゲート絶縁膜を形成する工程と、
前記空洞の上方であって、ゲート絶縁膜上にゲート電極を形成する工程と、
ゲート電極の両側であって、前記空洞を挟むようにソース・ドレイン領域を形成する工程と、を備えるＭＯＳトランジスタの製造方法。
（図１ＡＡ、図１Ａ乃至図１Ｌ、図２Ｍ、図２Ｎ、図２Ｐ、図２Ｑ、図２Ｒ、図２Ｔ、図２Ｕ、図２Ｖ、図２Ｘ、図３Ａ及び図３Ｂ、図４ＡＡ、図４Ａ乃至図４Ｌ、図５Ｑ乃至図５Ｘ、図６ＡＡ、図６ＢＢ、図６ＣＣ、図６ＤＤ、図６ＥＥ、図６ＦＦ、図６ＨＨ、図６ＧＧ、図６ＩＩ）
（付記１０）
前記シリコン基板内部に空洞を形成する工程は、前記シリコン基板の表面から内部に向けて溝を形成する工程と、前記溝の上部を閉じる工程と、から構成されることを特徴とする付記７記載のＭＯＳトランジスタの製造方法。
（図１Ａ乃至図１Ｌ）
（付記１１）
前記溝の上部を閉じる工程において、前記溝の一部は開口のまま残すことを特徴とする付記８記載のＭＯＳトランジスタの製造方法。（図１Ｆ、図１Ｂ、図１Ｊ）
（付記１２）
前記シリコン基板内部に空洞を形成する工程は、
前記シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）領域を形成工程と、
前記シリコン基板上及び前記シリコンゲルマニウム（ＳｉＧｅ）領域上に、シリコン（Ｓｉ）のエピ成長によりエピ成長層を形成し、前記シリコンゲルマニウム（ＳｉＧｅ）領域が前記シリコン基板の表面とは離間するように、前記シリコン基板の内部に形成される工程と、
前記シリコン基板の表面からシリコンゲルマニウム（ＳｉＧｅ）領域に達するコンタクト領域を形成する工程と、
前記コンタクト領域を介して、シリコンゲルマニウム（ＳｉＧｅ）領域中のシリコンゲルマニウム（ＳｉＧｅ）をエッチングし、シリコンゲルマニウム（ＳｉＧｅ）領域を前記空洞とする工程と、から構成されることを特徴とする付記７記載のＭＯＳトランジスタの製造方法。
（図４Ａ乃至図４Ｌ）
（付記１３）
前記応力発生物質に不純物を導入する工程をさらに有することを特徴とする付記７から付記９のひとつに記載されたＭＯＳトランジスタの製造方法。（図１Ｇ、図１Ｃ、図１Ｋ、図５Ｒ、図５Ｎ、図５Ｖ）
（付記１４）
前記応力発生物質にＮ型不純物を導入する工程をさらに有することを特徴とする付記７から付記９のひとつに記載されたＭＯＳトランジスタの製造方法。（図１Ｇ、図１Ｃ、図１Ｋ、図５Ｒ、図５Ｎ、図５Ｖ）
（付記１５）
Ｎ型導電性を有するＰ型ＭＯＳトランジスタ形成領域と、Ｐ型導電性を有するＮ型ＭＯＳトランジスタ形成領域とを有するシリコン基板と、
前記Ｎ型ＭＯＳトランジスタ形成領域に形成され、かつ、前記シリコン基板表面から離間し、ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域を備えるＮ型ＭＯＳトランジスタと、
前記Ｐ型ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域に応力発生物質が埋め込まれたＰ型ＭＯＳトランジスタと、を備えることを特徴とするＣＭＯＳ型半導体装置。
（図７ＡＡ、図７Ａ乃至図７Ｄ、図８Ｅ乃至図８Ｈ）
（付記１６）
Ｐ型ＭＯＳトランジスタを形成する領域及びＮ型ＭＯＳトランジスタを形成する領域を有するシリコン基板を用意する工程と、
前記Ｎ型ＭＯＳトランジスタを形成する領域において、前記シリコン基板内部に、前記シリコン基板表面から離間した空洞を形成する工程と、
前記Ｎ型ＭＯＳトランジスタを形成する領域において、前記空洞にアモルファス材料を埋め込む工程と、
素子分離領域を形成する工程と、
前記Ｐ型ＭＯＳトランジスタを形成する領域に前記Ｐ型ＭＯＳトランジスタを形成する工程と、
前記Ｎ型ＭＯＳトランジスタを形成する領域に前記Ｎ型ＭＯＳトランジスタを形成する工程と、
前記Ｐ型ＭＯＳトランジスタのソース・ドレイン領域に、シリコンゲルマニウム（ＳｉＧｅ）をエピ成長させ、埋め込む工程と、
前記アモルファス材料を応力発生物質とする工程と、を備えるＣＭＯＳ半導体装置の製造方法。
（図７ＡＡ、図７Ａ乃至図７Ｄ、図８Ｅ乃至図８Ｈ）
（付記１７）
（１００）面上に、半導体回路を構成する付記１２記載のＣＭＯＳ半導体装置が配置されているシリコン基板と、
前記ＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＮ型ＭＯＳトランジスタと、
前記ＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＰ型ＭＯＳトランジスタと、
を備える半導体装置。
（図９Ａ乃至図９Ｆ）
本発明によれば、移動度が大きく向上したＭＯＳトランジスタ、すなわち、駆動能力が向上したＭＯＳトランジスタを提供することができる。
また、本発明によれば、ＭＯＳトランジスタのチャネル部の下に応力発生物質埋込領域を有するＭＯＳトランジスタを容易に製造することができる。
さらに、本発明によれば、応力発生物質埋込領域からの応力によって、移動度が向上したＮ型ＭＯＳトランジスタと、応力発生物質が埋め込まれたソース・ドレイン領域からの応力によって、移動度が向上したＰ型ＭＯＳトランジスタと、から構成されるＣＭＯＳ半導体装置を提供することができる。
加えて、本発明によれば、上記のＣＭＯＳ半導体装置を利用するため、面積の縮小化又は消費電力の削減がされた半導体体装置を提供することができる。
図１ＡＡ、図１Ａ乃至図１Ｌは、実施例１のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。 図２Ｍ、図２Ｎ、図２Ｐ、図２Ｑ、図２Ｒ、図２Ｔ、図２Ｕ、図２Ｖ、図２Ｘは、実施例１のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。 図３Ａ及び図３Ｂは、ＭＯＳトランジスタの駆動電流の向上と応力の方向の関係を示す表と、実施例１のＮ型ＭＯＳトランジスタのチャネル部が受けている応力を説明する図である。 図４ＡＡ、図４Ａ乃至図４Ｌは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。 図５Ｎ、図５Ｏ、図５Ｐ、図５Ｒ、図５Ｓ、図５Ｔ、図５Ｖ、図５Ｗ、図５Ｘは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。 図６ＡＡ乃至図６ＩＩは、実施例２のＮ型ＭＯＳトランジスタの製造工程の一部を示す図である。 図７ＡＡ、図７Ａ乃至図７Ｄは実施例３のＣＭＯＳ型半導体装置の製造工程の一部を示す図である。 図８Ｅ乃至図８Ｈは、実施例３のＣＭＯＳ型半導体装置の製造工程の一部を示す図である。 図９Ａ乃至図９Ｆは、ロジック回路とメモリ回路が混載されている半導体装置４５及びロジック回路におけるＣＭＯＳ型半導体装置の配置を示す図である。
符号の説明
１ シリコン基板
２、３８ 溝
３ 空洞
４ アモルファス材料
５ シリコン酸化膜（ＳｉＯ２）
６、４０ ストレッサー
７ 素子分離領域
８ａ、８ｂ、８ｃ、８ｄ 不純物拡散領域
９ ゲート電極
１０ サイドウオール
１１ａ、１１ｂ、１１ｃ ＣＥＳＬ膜
１５ シリコンゲルマニウム（ＳｉＧｅ）領域
１６ エピ成長層
１７ コンタクト領域
１８ 素子分離領域
２１ Direction（方向）の欄
２２ ＮＭＯＳの欄
２３ ＰＭＯＳの欄
２５ Tension(引っ張り)＋＋＋
２６ Compression(圧縮)＋＋＋＋
２７ Compression(圧縮)＋＋＋＋の欄
２８ シリコン基板１の表面に平行な応力
２９ シリコン基板１の表面に垂直方向の応力
３０ ストレッサー６埋込領域内の応力
３５ Ｐ型不純物領域
３６ Ｎ型不純物領域
３７ キャップ
４５ 半導体装置
４６ ＳＲＡＭ(static random memory)
４７ 画像制御用ロジック
４８ Ｎ型ＭＯＳトランジスタ
４９ Ｐ型ＭＯＳトランジスタ

Claims (10)

  1. シリコン基板と、
    シリコン基板上のゲート絶縁膜と、
    ゲート絶縁膜上のゲート電極と、
    ゲート電極の両側に形成されたソース・ドレイン領域と、
    シリコン基板表面から離間し、前記ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域と、を備えるＭＯＳトランジスタ。
  2. 前記応力発生物質埋込領域が、ソース・ドレイン領域を構成する不純物領域から離間していることを特徴とする請求項１記載のＭＯＳトランジスタ。
  3. 前記応力発生物質埋込領域の上部と前記ソース・ドレイン領域を構成する不純物領域の底部と、が接するように、前記応力発生物質埋込領域及び前記ソース・ドレイン領域が配置されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
  4. 前記応力発生物質に不純物を導入し、導電性をもたせたことを特徴とする請求項２又は請求項３に記載のＭＯＳトランジスタ。
  5. シリコン基板を用意する工程と、
    シリコン基板表面から離間して、シリコン基板内部に空洞を形成する工程と、
    前記空洞に応力発生物質を埋め込む工程と、
    シリコン基板上にゲート絶縁膜を形成する工程と、
    前記空洞の上方であって、ゲート絶縁膜上にゲート電極を形成する工程と、
    ゲート電極の両側であって、前記空洞を挟むようにソース・ドレイン領域を形成する工程と、を備えるＭＯＳトランジスタの製造方法。
  6. 前記シリコン基板内部に空洞を形成する工程は、前記シリコン基板の表面から内部に向けて溝を形成する工程と、前記溝の上部を閉じる工程と、から構成されることを特徴とする請求項５記載のＭＯＳトランジスタの製造方法。
  7. 前記シリコン基板内部に空洞を形成する工程は、
    前記シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）領域を形成工程と、
    前記シリコン基板上及び前記シリコンゲルマニウム（ＳｉＧｅ）領域上に、シリコン（Ｓｉ）のエピ成長によりエピ成長層を形成し、前記シリコンゲルマニウム（ＳｉＧｅ）領域が前記シリコン基板の表面とは離間するように、前記シリコン基板の内部に形成される工程と、
    前記シリコン基板の表面からシリコンゲルマニウム（ＳｉＧｅ）領域に達するコンタクト領域を形成する工程と、
    前記コンタクト領域を介して、シリコンゲルマニウム（ＳｉＧｅ）領域中のシリコンゲルマニウム（ＳｉＧｅ）をエッチングし、シリコンゲルマニウム（ＳｉＧｅ）領域を前記空洞とする工程と、から構成されることを特徴とする請求項５記載のＭＯＳトランジスタの製造方法。
  8. 前記応力発生物質に不純物を導入する工程をさらに有することを特徴とする請求項７に記載されたＭＯＳトランジスタの製造方法。
  9. Ｎ型導電性を有するＰ型ＭＯＳトランジスタ形成領域と、Ｐ型導電性を有するＮ型ＭＯＳトランジスタ形成領域とを有するシリコン基板と、
    前記Ｎ型ＭＯＳトランジスタ形成領域に形成され、かつ、前記シリコン基板表面から離間し、ソース・ドレイン領域に挟まれた領域であって、ゲート電極下部のシリコン基板内部に形成され、応力発生物質が埋め込まれた、応力発生物質埋込領域を備えるＮ型ＭＯＳトランジスタと、
    前記Ｐ型ＭＯＳトランジスタ形成領域に形成され、ソース・ドレイン領域に応力発生物質が埋め込まれたＰ型ＭＯＳトランジスタと、を備えることを特徴とするＣＭＯＳ型半導体装置。
  10. （１００）面上に、半導体回路を構成する付記１２記載のＣＭＯＳ半導体装置が配置されているシリコン基板と、
    前記ＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＮ型ＭＯＳトランジスタと、
    前記ＣＭＯＳ半導体装置を構成し、ソース・ドレインを結ぶ方向が＜１００＞又は＜１１０＞方向を向いているＰ型ＭＯＳトランジスタと、
    を備える半導体装置。

JP2006341318A 2006-12-19 2006-12-19 Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置 Withdrawn JP2008153515A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006341318A JP2008153515A (ja) 2006-12-19 2006-12-19 Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置
US11/958,615 US20080142855A1 (en) 2006-12-19 2007-12-18 Mos transistor, method for manufacturing the mos transistor, cmos semiconductor device including the mos transistor, and semiconductor device including the cmos semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006341318A JP2008153515A (ja) 2006-12-19 2006-12-19 Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置

Publications (1)

Publication Number Publication Date
JP2008153515A true JP2008153515A (ja) 2008-07-03

Family

ID=39526077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006341318A Withdrawn JP2008153515A (ja) 2006-12-19 2006-12-19 Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置

Country Status (2)

Country Link
US (1) US20080142855A1 (ja)
JP (1) JP2008153515A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017187831A1 (ja) * 2016-04-25 2017-11-02 ソニー株式会社 半導体装置、ｃｍｏｓ回路及び電子機器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376645B (zh) * 2010-08-19 2013-11-06 中芯国际集成电路制造(上海)有限公司 Cmos器件应力膜的形成方法
US8535999B2 (en) * 2010-10-12 2013-09-17 International Business Machines Corporation Stress memorization process improvement for improved technology performance
CN102768993B (zh) * 2011-05-03 2014-12-10 中芯国际集成电路制造(上海)有限公司 一种应力记忆技术的nmos器件制作方法
CN102903639A (zh) * 2011-07-29 2013-01-30 中芯国际集成电路制造(上海)有限公司 Mos晶体管、具有应力层的衬底及其形成方法
CN103794500B (zh) * 2012-10-30 2016-07-06 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
FR3015769B1 (fr) * 2013-12-23 2017-08-11 Commissariat Energie Atomique Procede ameliore de realisation de blocs semi-conducteurs contraints sur la couche isolante d'un substrat semi-conducteur sur isolant

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591653A (en) * 1992-03-30 1997-01-07 Sony Corporation Method of manufacturing Si-Ge thin film transistor
US6709935B1 (en) * 2001-03-26 2004-03-23 Advanced Micro Devices, Inc. Method of locally forming a silicon/geranium channel layer
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
JP2004172389A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US6916694B2 (en) * 2003-08-28 2005-07-12 International Business Machines Corporation Strained silicon-channel MOSFET using a damascene gate process
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7354814B2 (en) * 2004-09-23 2008-04-08 Freescale Semiconductor, Inc. Semiconductor process with first transistor types oriented in a first plane and second transistor types oriented in a second plane
US7306997B2 (en) * 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor
JP4361886B2 (ja) * 2005-02-24 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017187831A1 (ja) * 2016-04-25 2017-11-02 ソニー株式会社 半導体装置、ｃｍｏｓ回路及び電子機器

Also Published As

Publication number Publication date
US20080142855A1 (en) 2008-06-19

Similar Documents

Publication Publication Date Title
US9991261B2 (en) Gate-all-around nanowire device and method for manufacturing such a device
TWI446453B (zh) 受應力之場效電晶體以及其製造方法
US8652891B1 (en) Semiconductor device and method of manufacturing the same
US9773868B2 (en) Nanowire MOSFET with support structures for source and drain
TWI620314B (zh) 具有替代通道材料之電性絕緣鰭片結構及其製法
US7678634B2 (en) Local stress engineering for CMOS devices
JP5443983B2 (ja) 応力がかけられたチャネル領域を有する改善されたｃｍｏｓデバイス及びそれを製造する方法（半導体デバイスおよび該半導体デバイスの形成方法）
JP5671294B2 (ja) 集積回路及びその製造方法
JP5359863B2 (ja) 半導体装置及びその製造方法
US8679903B2 (en) Vertical quadruple conduction channel insulated gate transistor
JP2005072582A (ja) 均一なチャネル厚さと分離ゲートを有するひずみチャネルＦｉｎＦＥＴ
JP2002237590A (ja) Ｍｏｓ型電界効果トランジスタ
CN102598244A (zh) 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片
JP2008227026A (ja) 半導体装置の製造方法
JP2006121074A (ja) 半導体素子及びその製造方法
JP2007329295A (ja) 半導体及びその製造方法
JP2008153515A (ja) Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置
US20130285117A1 (en) CMOS WITH SiGe CHANNEL PFETs AND METHOD OF FABRICATION
US8736016B2 (en) Strained isolation regions
JP2006100600A (ja) 半導体装置およびその製造方法
WO2013139064A1 (zh) 一种半导体结构及其制造方法
JPWO2006030505A1 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2011066362A (ja) 半導体装置
WO2013139063A1 (zh) 一种半导体结构及其制造方法
US20090166813A1 (en) Method for manufacturing semiconductor device and semiconductor device

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090730

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100308