CN102768993B - 一种应力记忆技术的nmos器件制作方法 - Google Patents

一种应力记忆技术的nmos器件制作方法 Download PDF

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Abstract

本发明提供了一种应力记忆技术的NMOS器件制作方法，在晶片的器件面和背面沉积氮化硅层后，经过尖峰退火使氮化硅层对栅极拉应力后，在晶片背面的氮化硅层表面形成二氧化硅保护层，最后湿法刻蚀去除晶片器件面的氮化硅层。本发明提出方法在完全去除氮化硅层的同时减小晶片器件面硅衬底损伤的前提下，保护晶片背面的氮化硅层不被湿法刻蚀去除，具有制作成本低，有利于修复栅极电介质层完整性失效的优点。

Description

一种应力记忆技术的NMOS器件制作方法
技术领域
本发明涉及一种半导体制造方法，特别涉及一种应力记忆技术的NMOS器件制作方法。
背景技术
目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，以金属氧化物半导体场效应管(Metal-Oxide Semiconductor Field EffectTransistor，MOS)为例，MOS器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于硅衬底中，所述栅极位于有源区上方，所述层叠栅极106两侧的有源区分别进行离子注入后形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据导电沟道中多数载流子的类型，将MOS分为多数载流子为空穴的PMOS和多数载流子为电子的NMOS。NMOS制作的具体步骤为：首先，将硅衬底通过掺杂分别成为以电子为多数载流子的(n型)硅衬底或以空穴为多数载流子的(p型)硅衬底之后，在n型硅衬底或p型硅衬底中制作浅沟槽隔离(STI)101，将硅衬底隔离为彼此独立的有源区；然后在STI两侧用离子注入的方法形成空穴型掺杂扩散区(P阱)102，接着在P阱102位置的wafer器件面依次制作由栅极电介质层104和栅极105组成的层叠栅极106最后在P阱102中分别制作位于层叠栅极106两侧的源极和漏极(图中未画出)，得到如图1所示的NMOS器件结构。NMOS器件结构还包括在层叠栅极106壁形成环绕层叠栅极106的氮氧化物(二氧化硅和氮化硅)侧墙(spacer)107，Spacer107一方面可以保护栅极，另一方面可以防止源、漏极注入与导电沟道过于接近而产生漏电流甚至源漏之间导通。同时，为减小栅极接触孔、源极接触孔和漏极接触孔的欧姆接触电阻，在源、漏极注入之后，会在栅极顶部以及源极、漏极上生长金属硅化物(如：镍化硅层或钛化硅层)，因此要求源、漏极区域的硅衬底表面的完整性不被破坏。
随着半导体制造技术的进步，应力记忆技术能够有效提高NMOS的性能从而改善NMOS的性能。
实验表明，如果在NMOS的栅极105上方生长具有拉应力的氮化硅层，经过尖峰退火(spike anneal)步骤后，氮化硅层能够对栅极施加更大的拉应力，从而进一步提高NMOS的性能。
下面结合附图分别介绍两种采用SMT的NMOS制造方法。
结合图3～图5的现有技术的SMT制作NMOS的剖面示意图，详细说明如图2所示的现有技术中SMT的NMOS制作方法，具体步骤如下。
如图3所示，晶片的硅衬底中具有的STI101将硅衬底隔离成若干个有源区，在硅衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括：硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106，以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧硅衬底中的源极和漏极(图中源极和漏极未画出)。
步骤201、晶片器件面沉积第一氮化硅(SiN)层，晶片背面沉积第二SiN层；
本步骤中，晶片在炉管中同时沉积第一SiN层108和第二SiN层109，得到如图3所示的NMOS器件剖面示意图。
步骤202、晶片spike anneal；
本步骤中，第一SiN层108的原子在spike anneal110过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的拉应力，得到如图4所示的NMOS器件剖面示意图。其中，第一SiN层108对NMOS的栅极施加的拉应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。
步骤203、湿法刻蚀去除第一SiN层和第二SiN层。
本步骤中，湿法刻蚀能够同时去除晶片器件面沉积的第一SiN层108和晶片背面沉积的第二SiN层109，得到如图5所示的NMOS器件剖面示意图。湿法刻蚀的刻蚀溶液可以对第一SiN层110和晶片多晶硅的刻蚀速率比大的刻蚀溶液，根据第一SiN层108的厚度和刻蚀溶液对第一SiN层108的刻蚀速率确定刻蚀时间。例如采用温度范围是100～250摄氏度的热磷酸溶液，选择湿法刻蚀时间范围是30秒～10分钟，保证完全去除第一SiN层108。但是，选择湿法刻蚀的方法各有利弊：优点在于，由于湿法刻蚀的刻蚀速率各向同性的特点，根据第一SiN层108厚度和湿法刻蚀的刻蚀速率，通过控制湿法刻蚀时间，能够完全均匀地去除晶片器件面的第一SiN层108；缺点在于，在湿法刻蚀去除第一SiN层108的同时，晶片背面沉积的第二SiN层109也会被去除，但是，实验表明，晶片背面沉积的第二SiN层109一方面能够对晶片施加压力，从而改善晶片器件面生长的栅极电介质层和栅极之间的接触；另一方面还能防止电流穿过栅极电介质层，以上两方面均能有效改善栅极电介质层完整性失效(GOI fail,gate oxide integrity fail)的问题。因此在去除第一SiN层108的同时并不希望去除第二SiN层109。
为了保留晶片背面沉积的第二SiN层不被去除，现有技术中提出了将步骤203改为用干法刻蚀去除晶片器件面沉积的第一SSiN层108的方法。该步骤虽然能够保留第二SiN层109，但是由于干法刻蚀各向异性的刻蚀速率决定了无法均匀去除晶片器件面沉积的第一SiN层108。现有技术用终点检测法控制干法刻蚀的时间，当干法刻蚀完全去除栅极105上方和层叠栅极106两侧的源、漏极区域的硅衬底表面的第一SiN层108时，spacer表面还有第一SiN层108残留。因此，如果要去除残留在spacer表面的第一SiN层108，还需要对晶片器件面进行过刻蚀，根据以往的经验，控制过刻蚀的时间范围在干法刻蚀所用时间的50％到100％，保证完全去除残留在spacer表面氮化硅/二氧化硅。因此，在过刻蚀去除spacer表面第一SiN层108的同时，又不可避免地对NMOS有源区的硅衬底表面造成损伤。
综上所述，现有技术无论采用干法刻蚀或者湿法刻蚀去除晶片器件面沉积的第一SiN层都无法在不破坏晶片背面沉积的氮化硅层的前提下，达到完全去除晶片器件面SiN层的同时又不损伤NMOS有源区的硅衬底表面的效果。
发明内容
有鉴于此，本发明解决的技术问题是：在尖峰退火后，在不破坏晶片背面沉积的氮化硅层的前提下，无法实现在完全去除晶片器件面沉积的氮化硅层的同时，又不损伤NMOS有源区的硅衬底。
一种应力记忆技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上；在所述晶片器件面沉积第一氮化硅层，在所述晶片背面沉积第二氮化硅层，所述晶片尖峰退火后，该方法还包括：
所述第一氮化硅层上沉积第一二氧化硅层，所述第二氮化硅层上沉积第二二氧化硅层；
干法刻蚀去除所述第一二氧化硅层，露出第一氮化硅层；
湿法刻蚀去除所述第二氮化硅层。
所述沉积第一、第二二氧化硅层是在炉管中沉积，所述炉管中通入氧气，所述炉管中的温度范围是400到1150℃。
所述氧气与氮气混合，所述氧气和氮气的体积比范围是1:50到1:1。
所述沉积第一和第二二氧化硅层的厚度范围是10埃到200埃。
所述干法刻蚀对第一二氧化硅层和第一氮化硅层的刻蚀速率比范围是10:1到20:1。
所述湿法刻蚀所用的刻蚀溶液是热磷酸溶液，所述热磷酸溶液的温度范围是100到250摄氏度。
所述湿法刻蚀的时间范围是30秒到10分钟。
由上述的技术方案可见，本发明提出的应力记忆技术的NMOS器件制作方法通过在晶片背面沉积的第二氮化硅层表面沉积第二二氧化硅层作为的保护层，在湿法刻蚀去除晶片器件面沉积的第一氮化硅层时，一方面避免第二氮化硅层被刻蚀，有利于改善栅极电介质层完整性失效；另一方面既完全第一氮化硅层又不会损伤晶片的硅衬底表面。
附图说明
图1为NMOS器件结构的剖面示意图；
图2为现有技术SMT的NMOS制作方法流程图；
图3～图5为现有技术SMT制作NMOS的剖面示意图；
图6为本发明SMT制作NMOS制作方法流程图；
图7～图11为本发明SMT制作NMOS的剖面示意图。
具体实施方式
为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
具体实施例一
下面结合图7～图11的现有技术的SMT制作NMOS的剖面示意图，详细说明如图6所示的本发明的SMT制作NMOS制作方法，具体步骤如下。
如图7所示，晶片的硅衬底中具有的STI101将硅衬底隔离成若干个有源区，在硅衬底两个相邻有源区的器件面分别具有制作完成的NMOS器件，其中，NMOS器件的结构包括：硅衬底中形成的P阱102，硅衬底器件面依次生长的栅极电介质层104和栅极105组成的层叠栅极106，以及包围层叠栅极106的侧墙107和分别位于层叠栅极106两侧硅衬底中的源极和漏极(图中源极和漏极未画出)。
步骤401、晶片器件面沉积第一氮化硅(SiN)层，晶片背面沉积第二SiN层；
本步骤中，晶片在炉管中同时沉积第一SiN层108和第二SiN层109，得到如图7所示的NMOS器件剖面示意图。
步骤402、晶片spike anneal；
本步骤中，晶片器件面沉积的第一SiN层108在spike anneal110后会对NMOS栅极105施加拉应力，得到如图8所示的NMOS器件剖面示意图。
至此，步骤401和402都和现有技术工艺相同，不再赘述。
步骤403、在第一SIN层108上沉积第一二氧化硅层111，在第二SiN层109上沉积第二二氧化硅层112；
本步骤中，用干法热氧化的方法同时沉积第一二氧化硅层111和第二二氧化硅层112，得到如图9所示的NMOS器件剖面示意图。干法热氧化过程是将晶片放入炉管，向炉管中通入氧气，还可以氮气作为惰性载气，将氧气与惰性载气混合后通入炉管，其中，氧气和氮气的体积比范围是1:50到1:1，例如，1:50，1:25和1:1；对炉管加热，将炉管内的温度控制在400到1150℃的温度范围内，例如400℃、800℃和1150℃；通过加热使第一SiN层108和第二SiN层109与氧气发生反应，分别在第一SiN层108和第二SiN层109上分别生成第一二氧化硅层111和第二氧化硅层112；沉积第一、第一二氧化硅层的厚度范围是10埃到200埃，例如10埃、100埃和200埃。
步骤404、干法刻蚀去除第一二氧化硅层111，露出第一SiN层108；
本步骤中，干法刻蚀对第一二氧化硅层111的刻蚀速率与第一SiN层108的刻蚀速率之比为10:1～20:1,例如，10:1,15:1和20:1。采用终点检测法确定干法刻蚀的刻蚀终点，或者根据干法刻蚀速率和二氧化硅层厚度通过控制刻蚀时间确定刻蚀终点。由于干法刻蚀各向异性的特点，当NMOS的栅极105上方以及层叠栅极106两侧的硅衬底表面的二氧化硅层被完全去除时，spacer表面还有二氧化硅层残留。因此，本步骤的干法刻蚀还需要进一步过刻蚀以完全去除spacer上沉积的第一二氧化硅层111，得到如图10所示的NMOS器件剖面示意图。鉴于本步骤的干法刻蚀对二氧化硅和SiN的选择比较高且步骤403沉积的第一二氧化硅层111的厚度只有几十到几百埃，即使过刻蚀栅极105上方和层叠栅极106两侧的硅衬底表面的第一SiN层108，也不会对第一SiN层108的完整性造成很大损伤。干法刻蚀(包括过刻蚀)在完全去除晶片器件面沉积的第一二氧化硅层111后停止，现有技术不再赘述。
步骤405、湿法刻蚀去除第一SiN层108。
本步骤中，湿法刻蚀的刻蚀溶液是热磷酸溶液；热磷酸溶液的温度范围是100～250摄氏度的热磷酸溶液，根据步骤401中沉积第一SiN层108的厚度，选择湿法刻蚀时间范围是30秒～10分钟，保证完全去除晶片器件面沉积的第一SiN层108，得到如图11所示的NMOS器件剖面示意图。
本步骤中，湿法刻蚀去除第一SiN层108的好处在于：第一、由于湿法刻蚀的刻蚀速率为各向同性，根据第一SiN层108的厚度和湿法刻蚀的刻蚀速率控制湿法刻蚀时间，能够完全均匀地去除晶片器件面第一SiN层108；第二、热磷酸溶液对第一SiN层108和第二二氧化硅层112的刻蚀速率比较大，因此在湿法刻蚀去除晶片器件面的第一SiN层108时，第二二氧化硅层112作为第二SiN层109的保护层；同时由于热磷酸溶液对氮化硅和多晶硅(silicon)的刻蚀速率比也较大，因此湿法刻蚀去除第一SiN层108的过程中，不会损伤有源区硅衬底表面的多晶硅；第三，湿法刻蚀去除第一SiN层108的成本低。需要注意的是，晶片背面的第二二氧化硅层112厚度很薄仅为几十埃到几百埃，不会影响晶片器件面的NMOS性能，无需去除。
由具体实施例一可见，本发明提供了一种SMT制作NMOS的方法，在晶片的器件面和背面沉积氮化硅层后，经过尖峰退火使氮化硅层对栅极拉应力后，在晶片背面的氮化硅层表面形成二氧化硅保护层，最后湿法刻蚀去除晶片器件面的氮化硅层。本发明提出方法在保护晶片背面的氮化硅层不被去除的前提下，完全去除晶片器件面沉积的氮化硅层并避免了硅衬底损伤，具有制作成本低，有利于修复栅极电介质层完整性失效的优点。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (7)

1.一种应力记忆技术的NMOS器件制作方法，应用在具有硅衬底和NMOS器件的晶片上；在所述晶片器件面沉积第一氮化硅层，在所述晶片背面沉积第二氮化硅层，所述晶片尖峰退火后，其特征在于，该方法还包括：
所述第一氮化硅层上沉积第一二氧化硅层，所述第二氮化硅层上沉积第二二氧化硅层；
干法刻蚀去除所述第一二氧化硅层，露出第一氮化硅层；
湿法刻蚀去除所述第一氮化硅层，保留晶片背面的第二氮化硅层和第二二氧化硅层不被刻蚀。
2.根据权利要求1所述的方法，其特征在于，所述沉积第一和第二二氧化硅层是在炉管中沉积，所述炉管中通入氧气，所述炉管中的温度范围是400到1150℃。
3.根据权利要求2所述的方法，其特征在于，所述氧气与氮气混合,所述氧气和氮气的体积比范围是1:50到1:1。
4.根据权利要求1所述的方法，其特征在于，所述沉积第一、第二二氧化硅层的厚度范围是10埃到200埃。
5.根据权利要求1所述的方法，其特征在于，所述干法刻蚀对第一二氧化硅层和第一氮化硅层的刻蚀速率比范围是10:1到20:1。
6.根据权利要求1所述的方法，其特征在于，所述湿法刻蚀所用的刻蚀溶液是热磷酸溶液，所述热磷酸溶液的温度范围是100到250摄氏度。
7.根据权利要求1所述的方法，其特征在于，所述湿法刻蚀的时间范围是30秒到10分钟。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578396B (zh) * 2013-12-11 2017-04-11 斯克林集團公司 基板處理方法及基板處理裝置
CN107968039A (zh) * 2017-11-21 2018-04-27 长江存储科技有限责任公司 改善晶元表面应力的方法
CN116230525B (zh) * 2023-05-08 2023-08-29 粤芯半导体技术股份有限公司 晶圆清洗方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286478A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 互补式金属氧化物半导体晶体管及其制造方法
CN101789377A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 增大引入沟道中的应力的方法和半导体器件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7632729B2 (en) * 2006-09-27 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device performance enhancement
JP2008153515A (ja) * 2006-12-19 2008-07-03 Fujitsu Ltd Ｍｏｓトランジスタ、そのｍｏｓトランジスタの製造方法、そのｍｏｓトランジスタを利用したｃｍｏｓ型半導体装置、及び、そのｃｍｏｓ型半導体装置を利用した半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101286478A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 互补式金属氧化物半导体晶体管及其制造方法
CN101789377A (zh) * 2009-01-23 2010-07-28 中芯国际集成电路制造(上海)有限公司 增大引入沟道中的应力的方法和半导体器件

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