JP4890448B2 - 相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術 - Google Patents
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Description
MOSトランジスタは、NチャネルトランジスタとPチャネルトランジスタのいずれの場合についてもいわゆるPN接合を有し、これは、高濃度にドープされたドレインおよびソース領域と、ドレイン領域とソース領域の間に配置され、逆極性にドープされたチャネル領域との界面によって形成される。チャネル領域の電気伝導度(すなわち導電チャネルが電流を流す能力)は、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが生成された際のチャネル領域の電気伝導度は、ドーパント濃度、多数派の電荷キャリアの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の範囲では、ソース領域とドレイン領域間の距離(チャネル長とも呼ばれる)によって決まる。
このため、ゲート電極に制御電圧を印加したときに絶縁層の下に速く導電チャネルを形成させる能力と共に、チャネル領域の電気伝導度は、MOSトランジスタの性能を実質的に決定する。このため、チャネル長の減少とこれに関連するチャネルの抵抗の低下のために、チャネル長が、集積回路の動作速度の高速化を達成するための支配的な設計条件となっている。
更に、リーク電流の制御の観点から、ゲート絶縁層に対するPN接合の垂直方向の位置が重要な設計条件となっている。このため、チャネル長を短縮するには、ゲート絶縁層とチャネル領域によって形成される界面に対して、ドレインおよびソース領域を浅くすることも必要となり、このため、高度な注入技術が要求される。他のアプローチでは、エピタキシャル成長領域が、ゲート電極に対して特定のオフセットを設けて形成され、これは、隆起ドレインおよびソース領域とも呼ばれる。これは、隆起ドレインおよびソース領域の電気伝導度を上げる一方、同時にゲート絶縁層に対してPN接合を浅くするためである。
原則として、チャネル領域内の電荷キャリアの移動度を上げるためには、少なくとも2種類のメカニズムを、組み合わせもしくは単独で使用することができる。第一に、チャネル領域内のドーパント濃度を下げ、これにより、電荷キャリアの散乱の発生を低減させて、電気伝導度を上げることができる。しかし、チャネル領域内のドーパント濃度を下げると、トランジスタデバイスのスレッショルド電圧に大きく影響する。このため、ドーパント濃度を下げることは、所望のしきい値電圧を調整するためのほかのメカニズムが開発されない限り、魅力の薄いアプローチである。第二に、チャネル領域内の格子構造を、例えば、引張応力または圧縮応力を生成することで変え、その結果、電子と正孔のそれぞれの移動度を調整することができる。
例えば、チャネル領域内に引張応力を生成すると電子の移動度が増加し、引張応力の大きさによって異なるが、最高20%の移動度の増加を得ることができ、これが直接、電気伝導度の増加につながりうる。一方、チャネル領域内に圧縮応力を生成すれば正孔の移動度を上げることができ、これによって、P型トランジスタの性能を向上できる可能性がもたらされる。
その結果、例えば、引張応力または圧縮応力を生成するために、チャネル領域内またはその下に、シリコン/ゲルマニウム層あるいはシリコン/カーボン層を挿入することが提案されている。チャネル領域またはその下に応力生成層を挿入することによって、トランジスタ性能をかなり向上させることができるものの、相応の応力層の生成を、十分に確立された従来のCMOS技術で実施するには、大きな努力を払う必要がある。例えば、チャネル領域内またはその下の適切な場所にゲルマニウムまたはカーボンを含む応力層を形成するためには、追加のエピタキシャル成長法を開発して、プロセスフローに導入する必要がある。このため、プロセスが極めて複雑となり、これにより生産コストも増大し、生産歩留りが低下するおそれがある。
周知のように、トランジスタ素子の特長サイズの微細化に伴い、欠陥の核形成、ボイド形成、電気的挙動の変化などの影響に対処するために、トランジスタ素子内に誘発される機械的応力を確実にかつ正確に制御することが、ますます重要になっている。特に、応力による電気的挙動の変化は、デバイス性能を向上させるために有利に使用することができる。
チャネル領域内の機械的応力の有効な制御、すなわち有効な応力調整技術は、側壁スペーサとコンタクトエッチストップ層の影響を考慮することにより実現できるが、これは、これらの層のいずれもトランジスタ構造の上に直接配置されるためである。本発明によれば、コンタクトエッチストップ層の内在応力特性を調整して、異なるトランジスタ素子に対して異なる応力条件を与えることにより、有効な応力調整技術を実現できる一方、同時に、十分に確立された従来のプロセス技術との高い互換性を保つことができる。
トランジスタ構造の上の誘電層(その少なくとも一部は、コンタクトエッチストップ層としても使用されうる)が、トランジスタ構造の広い領域を覆っているため、トランジスタ構造への機械的結合により、トランジスタ形成プロセス中に大きな変更を必要とせずに、チャネル領域内での有効な応力調整技術が可能となる。更に、本発明は、異なるダイ位置、または場合によっては基板内の別のダイにおける、異なる応力特性を有する相応の誘電層の調整または形成を可能にする。
このため、本発明は、局所的なスケールでは、CMOSデバイスの相補的トランジスタ対のように、近接して配置される複数のトランジスタ素子に異なる応力誘発誘電層を形成できるようにし、より複雑なCMOSデバイス(例えばCPU、メモリチップなど)の全体的な性能を向上できる可能性をもたらす。このため、所定のトランジスタのジオメトリについて、すなわち所定の技術ノードについて、同じリークレベルで高い動作速度を得ることができ、あるいは所定の動作速度で、リーク電流、したがって消費電力を低減することができる。
大域的なスケールでは、ウェハの異なる位置に存在するデバイスの電気的特性のばらつき、あるいは異なるウェハに形成されたデバイスのばらつきの原因となるプロセスの不均一性を、あるいは異なるウェハまたはウェハ位置で応力レベルを選択的に適合させることによって低減あるいは補償することができる。このとき、応力の適合は、トランジスタレベル、すなわち、複雑なトランジスタデバイスのチャネル領域内で行われるため、応力調整技術が非常に有効なものとなる。
特定の実施形態では、トランジスタ100nはNチャネルトランジスタであり、第2トランジスタ100pはPチャネルトランジスタであり、この2つが相補的トランジスタ対を形成するように配置されうる。トランジスタ100nおよび100pは、サイズ、導電型、位置、機能などが異なっていてもよいが、便宜上、図示したトランジスタは実質的に同じ構成を有し、このため、トランジスタ100nおよび100pの対応する構成要素には同じ参照符号が付される。
また、本発明は、個々のチャネル領域内またはその下に形成される追加のエピタキシ層などの応力誘発要素を有さないトランジスタ素子に特に有利であるものの、本発明は、このようなほかの応力発生法と組み合わされてもよいという点に留意されたい。また、以下に記載する、本発明の説明のための実施形態の説明では、隆起ドレインおよびソース領域を有さないシリコンオンインシュレータ(SOI)デバイスの形で提供されたトランジスタ素子について触れるという点に留意されたい。以下の説明を読めば明らかなように、本発明は、バルクの半導体基板に形成されたトランジスタ素子にも適用することができ、隆起ドレインおよびソース領域を使用するトランジスタの設計にも容易に適用することができる。
しかし、半導体層103は、設計要件に従い、任意の適した半導体材料から形成されてもよいという点に留意されたい。第1トランジスタ100nと第2トランジスタ100pは、例えば、浅部トレンチアイソレーションの形の隔離構造120によって、互いに隔離されうる。第1トランジスタ100nは、ポリシリコン部分などの半導体部分106と、例えば金属シリサイドの形で設けられた金属含有部分108を有するゲート電極構造105を更に有する。
ゲート電極構造105は、チャネル領域104からゲート電極構造105を隔離すると共に、適切にドープされ、金属シリサイド領域112が形成されているソース領域とドレイン領域111を横方向に隔離しているゲート絶縁層107を更に有する。スペーサ要素110は、ゲート電極構造105の側壁の近くに形成され、ライナ109によってゲート電極構造105から分離されている。このライナ109は、ソース領域およびドレイン領域111とスペーサ要素110の間にも形成されている。場合によっては、ライナ109が省略されてもよい。
その後、ゲート絶縁層107が、十分に確立されたプロセス技術に従って、酸化処理によって堆積および/または形成される。続いて、低圧化学気相成長法(LPCVD)によって、ポリシリコンなどのゲート電極材料が堆積されうる。その後、ゲート電極材料とゲート絶縁層107が、十分に確立されたプロセスレシピに従って、高度なフォトリソグラフィ法とエッチング法によってパターニングされうる。
次に、注入サイクルが、スペーサ要素110を形成するための製造プロセスと共に実施されうる。その際、ドレインおよびソース領域111について、横方向のドーパントプロファイルを精密に制御することが要求される場合、スペーサ要素110は、2つ以上のスペーサ要素として形成され、その間に注入プロセスが実施されてもよい。
例えば、侵入深さの浅い拡張領域が要求とされる場合などがある。活性化と、注入によって誘発された結晶の損傷の一部を回復させるためにアニーリングサイクルを実施した後に、高融点金属を堆積し、下地のシリコンと化学反応させることにより、金属シリサイド領域108,112が形成される。このとき、スペーサ要素110は、ゲート電極構造105と、ドレインおよびソース領域111の間で金属化合物が形成されるのを阻止または低減するための反応マスクとして機能する。
このため、エッチングの最前面が既にゲート電極構造105に達しており、ドレインおよびソース領域111に接近しようとしているときに、ゲート電極構造105から材料が除去されないように、通常は、信頼性の高いエッチストップ層が設けられる。このため、特定の実施形態では、第1誘電層116は、コンタクトのエッチングのエッチストップ層としても少なくとも部分的に機能するように設計されており、このため、コンタクトエッチストップ層とも呼ばれることがある。多くの場合、層間絶縁材料は二酸化シリコンを含むため、第1誘電層116は窒化シリコンを含みうる。
これは、二酸化シリコンのエッチング用の十分に確立された異方性プロセスレシピに対して、窒化シリコンが良好なエッチング選択性を示すためである。より詳細には、窒化シリコンは、十分に確立された堆積レシピに従って堆積され、その際、所定の内在機械的応力を与える一方、同時に、二酸化シリコンに対して所望の高いエッチング選択性を維持するように、堆積パラメータが調整されうる。通常、窒化シリコンは、プラズマ促進化学気相成長法(PECVD)によって堆積され、堆積中に窒化シリコン層内で形成される機械的応力を調整するため、プラズマ雰囲気に供給されるバイアスパワーなどのプラズマ雰囲気のパラメータが変更されうる。
例えば、堆積は、窒化シリコン層のPECVD用の成膜装置内で、シラン(SiH4)およびアンモニア(NH3)、酸化窒素(N2O)または窒素(N2)を使用して、十分に確立されたプロセスレシピに基づいて実施されうる。窒化シリコン層内の応力は、堆積条件によって決まり、例えば、十分に確立された堆積レシピに従って適度に高いバイアスパワーを印加すると、窒化シリコン内に約150MPaの圧縮応力を得ることができる一方、別の実施形態では、約0〜1000MPaの引張応力を得ることができる。
一般に、堆積中に窒化シリコン内で形成される応力は、混合気体、成膜速度、温度、およびイオン衝撃によって決まる。公知のレシピに従って、例えば、層内の相応の引張応力または圧縮応力の大きさを、PECVDによって層を堆積中に、プラズマ雰囲気を決定するこれらのプロセスパラメータのいずれかを変更するなどにより、調整することができる。より詳細には、プラズマ雰囲気に供給するバイアスエネルギーが変更されて成膜処理中のイオン衝撃の大きさが調整され、これにより、窒化シリコン層の層内に引張応力または圧縮応力が形成されうる。
所望のイオン衝撃を得るには、通常は、デュアル周波数CVD反応炉を使用して、所望の大きさのバイアスパワーに調整される。例えば、低周波の供給を大幅に低減するか、あるいは供給を遮断すると、引張応力を有する窒化シリコン層が形成される。一方、適度に高いバイアスパワーを印加すると、窒化シリコン層内に圧縮応力が形成される。相応の成膜処理が、適切なプラズマ雰囲気を生成可能な任意の成膜装置によって実施されうる。
このイオンは、処理160がイオン注入シーケンスとして実施される場合、例えば、キセノン、ゲルマニウムなどを含む。イオン衝撃のため、層116の第1の部分116nの分子構造が変わり、層116の第1の部分116n内の内在応力が大幅に低減される。処理160のプロセスパラメータは、イオン注入プロセスとして実施される場合、第1誘電層116の膜厚と使用するイオン種の種類に従って選択されうる。例えば、膜厚が約50〜100nmで上記のイオン種を使用する場合、約1015〜1016イオン/cm2のドーズ量、約10〜100keVの注入エネルギーが使用されうる。
しかし、関連するパラメータ値は、シミュレーションによって容易に決定することができる。別の実施形態では、処理160は、低い加速エネルギーでも侵入深さが深いアルゴン、ヘリウムなどの不活性ガスを使用したプラズマ雰囲気内で実施されてもよい。これにより、プラズマ雰囲気中で生成されたイオンエネルギーが、部分116n内の内在応力を緩和するのに適したものとなる。適切なプラズマ雰囲気が、任意の適したプラズマエッチング装置またはプラズマ成膜装置内に生成されうる。
一部の実施形態では、第2の部分116p内の圧縮応力は、第2誘電層117によって誘発される引張応力を非常に過度に補償して、第2トランジスタ100pのチャネル領域104内の総応力が所望の値(例えば、圧縮応力条件)となるように選択されてもよい。別の実施形態では、誘電層117内に引張応力を形成して、第2の部分116p内の圧縮応力を部分的に補償することは不適当であると考えられる。このため、第2トランジスタ100pの上の誘電層117によって形成される内在応力が、例えば処理160と同様の処理によって調整されてもよい。または別の実施形態では、第2トランジスタ100pの上の層117の部分が除去されてもよい。
処理263のプロセスパラメータは、第2トランジスタ200pのチャネル領域204内の所望の総応力の値に基づき、かつ誘電層217の特性(例えば膜厚、材料組成など)に従って選択されうる。相応のプロセスレシピおよびプロセスパラメータは、例えばテストラン、シミュレーションなどに基づいて容易に決定することができる。イオン衝撃160とプラズマエッチング180に関して上に記載したように、異なるレジストマスク242と、異なるプロセスパラメータを使用する2つ以上の工程以上を実施することによって、応力緩和の程度および応力緩和の位置を、処理263中に調整することができる。
Claims (6)
- 第1トランジスタ素子および第2トランジスタ素子の上に、第1の所定の内在機械的応力を有する第1誘電層を形成するステップと、
前記第1トランジスタ素子および前記第2トランジスタ素子の上に形成された前記第1誘電層の上に、前記第1誘電層に対して選択的にエッチング可能である第1ライナを形成するステップと、
前記第2トランジスタ素子を第1レジストマスクで覆いながら、前記第1トランジスタ素子上の前記第1ライナを選択的にエッチングするステップと、
前記第1レジストマスクを除去し、前記第2トランジスタ素子上の前記第1ライナをエッチマスクとして用いてウェットエッチングプロセスによって前記第1誘電層を選択的にエッチングすることにより前記第1誘電層の第1の部分を前記第1トランジスタ素子上から除去するステップと、
前記第1トランジスタ素子の上と、前記第1ライナおよび前記第2トランジスタ素子上に形成された前記第1誘電層の第2の部分の上とに、前記第1の内在応力とは反対方向の第2の内在応力を有する第2誘電層を形成するステップと、
前記第2トランジスタ素子上に形成された前記第2誘電層の第2の部分へのイオン衝撃プロセスを実行することによって、前記第2誘電層の第2の部分内の前記第2の内在応力が低減され、前記第2トランジスタ素子のチャネル領域内の応力が、前記前記第2トランジスタ素子上に形成された前記第1誘電層の第2の部分により形成される一方、前記第1トランジスタ素子のチャネル領域内の応力は、前記前記第1トランジスタ素子上に形成された前記第2誘電層の第1の部分により形成されるステップと、を有する方法。 - 前記前記第2トランジスタ素子のチャネル領域内の応力が、前記前記第2トランジスタ素子上に形成された前記第1誘電層の第2の部分により形成される一方、前記第1トランジスタ素子のチャネル領域内の応力は、前記前記第1トランジスタ素子上に形成された前記第2誘電層の第1の部分により形成されるステップは、前記第2誘電層の前記第2の部分への前記イオン衝撃プロセスを実行する前に、前記第1トランジスタ素子の上に形成された前記第2誘電層の第1の部分を覆い、前記第2誘電層の前記第2の部分は露出させるように第2レジストマスクを形成するステップを更に有する、請求項1に記載の方法。
- 前記第2誘電層を形成する前に、前記第1トランジスタ素子を覆う第3レジストマスクを形成するステップと、前記第1誘電層の前記第2の部分の上に形成された前記第1ライナをエッチングによって除去するステップと、前記第3レジストマスクを除去するステップと、を更に有する、請求項2に記載の方法。
- 前記第1ライナを選択的にエッチングするステップは、ウェットエッチングプロセスとして実行されることを特徴とする、請求項1に記載の方法。
- 前記第1誘電層を形成するステップの前に、前記第1誘電層に対して選択的にエッチング可能である第2ライナを前記第1トランジスタ素子および前記第2トランジスタ素子の上に形成するステップを更に有する、請求項1に記載の方法。
- 前記第1ライナおよび前記第2ライナの材料組成は、前記第1誘電層の材料組成と異なることを特徴とする、請求項5に記載の方法。
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Families Citing this family (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004052578B4 (de) * | 2004-10-29 | 2009-11-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung |
US7238990B2 (en) * | 2005-04-06 | 2007-07-03 | Freescale Semiconductor, Inc. | Interlayer dielectric under stress for an integrated circuit |
US7829978B2 (en) * | 2005-06-29 | 2010-11-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Closed loop CESL high performance CMOS device |
US7365357B2 (en) * | 2005-07-22 | 2008-04-29 | Translucent Inc. | Strain inducing multi-layer cap |
US7436169B2 (en) * | 2005-09-06 | 2008-10-14 | International Business Machines Corporation | Mechanical stress characterization in semiconductor device |
DE102005046974B3 (de) * | 2005-09-30 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Erzeugen einer unterschiedlichen mechanischen Formung in unterschiedlichen Substratgebieten durch bilden einer Schicht mit verschieden modifizierter innerer Spannung und mit dem Verfahren hergestelltes Bauteil |
US7221024B1 (en) * | 2005-10-27 | 2007-05-22 | International Business Machines Corporation | Transistor having dielectric stressor elements for applying in-plane shear stress |
US7867867B2 (en) * | 2005-11-07 | 2011-01-11 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
JP2007200961A (ja) * | 2006-01-24 | 2007-08-09 | Sharp Corp | 半導体装置およびその製造方法 |
JP4847152B2 (ja) * | 2006-02-22 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
JP4899085B2 (ja) | 2006-03-03 | 2012-03-21 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
US7615434B2 (en) * | 2006-03-24 | 2009-11-10 | United Microelectronics Corp. | CMOS device and fabricating method thereof |
US20070264786A1 (en) * | 2006-05-11 | 2007-11-15 | Neng-Kuo Chen | Method of manufacturing metal oxide semiconductor transistor |
US20080044967A1 (en) * | 2006-08-19 | 2008-02-21 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system having strained transistor |
DE102006040762B4 (de) * | 2006-08-31 | 2009-05-07 | Advanced Micro Devices, Inc., Sunnyvale | N-Kanalfeldeffekttransistor mit einer Kontaktätzstoppschicht in Verbindung mit einer Zwischenschichtdielektrikumsteilschicht mit der gleichen Art an innerer Verspannung |
US20080064173A1 (en) * | 2006-09-08 | 2008-03-13 | United Microelectronics Corp. | Semiconductor device, cmos device and fabricating methods of the same |
US8247850B2 (en) * | 2007-01-04 | 2012-08-21 | Freescale Semiconductor, Inc. | Dual interlayer dielectric stressor integration with a sacrificial underlayer film stack |
DE102007004824A1 (de) * | 2007-01-31 | 2008-08-07 | Advanced Micro Devices, Inc., Sunnyvale | Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement |
DE102007004883B4 (de) | 2007-01-31 | 2011-07-21 | Globalfoundries Inc. | Verfahren zur Reduzierung durch Ätzen hervorgerufener Prozessungleichmäßigkeiten durch Weglassen der Abscheidung einer Endpunkterkennungsschicht während der Strukturierung verspannter Deckschichten in einem Halbleiterbauelement |
DE102007009901B4 (de) | 2007-02-28 | 2011-07-07 | Globalfoundries Inc. | Technik zum Strukturieren unterschiedlich verspannter Schichten, die über Transistoren ausgebildet sind, durch verbesserte Ätzsteuerungsstrategien |
US7611939B2 (en) * | 2007-05-07 | 2009-11-03 | Texas Instruments Incorporated | Semiconductor device manufactured using a laminated stress layer |
DE102007030054B4 (de) * | 2007-06-29 | 2009-04-16 | Advanced Micro Devices, Inc., Sunnyvale | Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben |
DE102007030058B3 (de) * | 2007-06-29 | 2008-12-24 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist |
DE102007041210B4 (de) | 2007-08-31 | 2012-02-02 | Advanced Micro Devices, Inc. | Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement |
US7615831B2 (en) * | 2007-10-26 | 2009-11-10 | International Business Machines Corporation | Structure and method for fabricating self-aligned metal contacts |
US20090152639A1 (en) * | 2007-12-18 | 2009-06-18 | Texas Instruments Incorporated | Laminated Stress Overlayer Using In-SITU Multiple Plasma Treatments for Transistor Improvement |
US7964923B2 (en) | 2008-01-07 | 2011-06-21 | International Business Machines Corporation | Structure and method of creating entirely self-aligned metallic contacts |
DE102008016438B4 (de) * | 2008-03-31 | 2011-03-03 | Advanced Micro Devices, Inc., Sunnyvale | Doppelabscheidung einer verspannungsinduzierenden Schicht mit dazwischenliegender Verspannungsrelaxation |
US8101476B2 (en) * | 2008-08-15 | 2012-01-24 | Texas Instruments Incorporated | Stress memorization dielectric optimized for NMOS and PMOS |
US20100090321A1 (en) * | 2008-10-10 | 2010-04-15 | Robert Mulfinger | High-k etch stop layer of reduced thickness for patterning a dielectric material during fabrication of transistors |
DE102008059498B4 (de) * | 2008-11-28 | 2012-12-06 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Beschränkung von Verspannungsschichten, die in der Kontaktebene eines Halbleiterbauelements gebildet sind |
US8216904B2 (en) * | 2008-12-31 | 2012-07-10 | St Microelectronics, Inc. | Strained transistor and method for forming the same |
US8232603B2 (en) * | 2009-03-19 | 2012-07-31 | International Business Machines Corporation | Gated diode structure and method including relaxed liner |
US8298876B2 (en) | 2009-03-27 | 2012-10-30 | International Business Machines Corporation | Methods for normalizing strain in semiconductor devices and strain normalized semiconductor devices |
US8765561B2 (en) | 2011-06-06 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating semiconductor device |
US8921944B2 (en) | 2011-07-19 | 2014-12-30 | United Microelectronics Corp. | Semiconductor device |
JP5792550B2 (ja) * | 2011-08-02 | 2015-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8647941B2 (en) | 2011-08-17 | 2014-02-11 | United Microelectronics Corp. | Method of forming semiconductor device |
US8691659B2 (en) | 2011-10-26 | 2014-04-08 | United Microelectronics Corp. | Method for forming void-free dielectric layer |
CN103123908A (zh) * | 2011-11-18 | 2013-05-29 | 中芯国际集成电路制造(上海)有限公司 | 一种金属化前电介质层制作方法 |
US8659059B2 (en) * | 2011-12-30 | 2014-02-25 | Stmicroelectronics, Inc. | Strained transistor structure |
US8835240B2 (en) * | 2012-03-05 | 2014-09-16 | United Microelectronics Corporation | Method for fabricating semiconductor device |
CN102637590A (zh) * | 2012-04-06 | 2012-08-15 | 上海华力微电子有限公司 | 一种双应力薄膜的制备方法 |
US8835243B2 (en) | 2012-05-04 | 2014-09-16 | United Microelectronics Corp. | Semiconductor process |
US8772120B2 (en) | 2012-05-24 | 2014-07-08 | United Microelectronics Corp. | Semiconductor process |
US8951876B2 (en) | 2012-06-20 | 2015-02-10 | United Microelectronics Corp. | Semiconductor device and manufacturing method thereof |
US9184096B2 (en) * | 2013-03-13 | 2015-11-10 | Macronix International Co., Ltd. | Semiconductor structure and manufacturing method for the same |
US8962430B2 (en) | 2013-05-31 | 2015-02-24 | Stmicroelectronics, Inc. | Method for the formation of a protective dual liner for a shallow trench isolation structure |
US9245955B2 (en) | 2013-06-28 | 2016-01-26 | Stmicroelectronics, Inc. | Embedded shape SiGe for strained channel transistors |
US8895396B1 (en) | 2013-07-11 | 2014-11-25 | United Microelectronics Corp. | Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures |
TWI728174B (zh) | 2017-08-21 | 2021-05-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
FR3076077B1 (fr) * | 2017-12-22 | 2020-02-28 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Realisation de transistors a canaux contraints |
CN116053274B (zh) * | 2023-01-28 | 2023-06-27 | 合肥晶合集成电路股份有限公司 | 一种半导体集成器件及其制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
US6573172B1 (en) * | 2002-09-16 | 2003-06-03 | Advanced Micro Devices, Inc. | Methods for improving carrier mobility of PMOS and NMOS devices |
JP2003273240A (ja) * | 2002-03-19 | 2003-09-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (5)
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US6911386B1 (en) * | 2002-06-21 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated process for fuse opening and passivation process for CU/LOW-K IMD |
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US7022561B2 (en) * | 2002-12-02 | 2006-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device |
US6939814B2 (en) * | 2003-10-30 | 2005-09-06 | International Business Machines Corporation | Increasing carrier mobility in NFET and PFET transistors on a common wafer |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
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US6573172B1 (en) * | 2002-09-16 | 2003-06-03 | Advanced Micro Devices, Inc. | Methods for improving carrier mobility of PMOS and NMOS devices |
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