JP5204645B2 - 強化した応力伝送効率でコンタクト絶縁層を形成する技術 - Google Patents

強化した応力伝送効率でコンタクト絶縁層を形成する技術 Download PDF

Info

Publication number
JP5204645B2
JP5204645B2 JP2008508914A JP2008508914A JP5204645B2 JP 5204645 B2 JP5204645 B2 JP 5204645B2 JP 2008508914 A JP2008508914 A JP 2008508914A JP 2008508914 A JP2008508914 A JP 2008508914A JP 5204645 B2 JP5204645 B2 JP 5204645B2
Authority
JP
Japan
Prior art keywords
forming
transistor
spacer
spacer element
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008508914A
Other languages
English (en)
Other versions
JP2008539591A (ja
Inventor
カムラー トルシュテン
ウェイ アンディ
レンスキー マルクス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority claimed from PCT/US2006/014627 external-priority patent/WO2006118786A1/en
Publication of JP2008539591A publication Critical patent/JP2008539591A/ja
Application granted granted Critical
Publication of JP5204645B2 publication Critical patent/JP5204645B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Description

概して、本発明は集積回路の形成技術に関し、より詳細には、電界効果トランジスタの製造において、スペーサ素子の存在下でコンタクト絶縁層を形成する技術に関する。
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実行されており、動作速度および／あるいは電力消費量の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術を用いた複合集積回路の製造においては、何百万の相補型トランジスタ、つまり、ｎチャネルトランジスタおよびｐチャネルトランジスタが結晶半導体層を含む基板に形成される。ｎチャネルトランジスタであろうと、ｐチャネルトランジスタであろうと、ＭＯＳトランジスタは、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。
チャネル領域の伝導性、つまり、伝導性チャネルの電流駆動能力は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の伝導性は、適切な制御電圧をゲート電極に印加することによって伝導性チャネルが形成されると、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に生成する能力と組み合わせて、チャネル領域の伝導性は、ＭＯＳトランジスタの特性を実質的に決定する。
よって、チャネル長を縮小すること、および、これに関連づけてチャネル抵抗を低減することで、チャネル長を集積回路の動作速度を上げるための主要なデザイン基準とする。
しかし、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。
この点における１つの主要な課題としては、新たなデバイス世代のために、トランジスタのゲート電極のような限界寸法の回路素子を確実に再現して生成するための強化されたフォトリソグラフィおよびエッチングストラテジーを構築することが挙げられる。
さらに、所望のチャネル制御性と組み合わせてシート抵抗率およびコンタクト抵抗率を低くするために、ドレインおよびソース領域においては、横方向だけでなく、垂直方向においても、高度に洗練されたドーパントプロファイルが求められる。
加えて、ＰＮ接合をゲート絶縁層に対して垂直に設けることは、漏れ電流の制御を考慮したクリティカルなデザイン基準でもある。
従って、チャネル長を縮小することで、ゲート絶縁層およびチャネル領域によって形成された境界に対してドレインおよびソース領域の深さも浅くしなければならないので、高度な注入技術が求められる。
他のアプローチによれば、エピタキシャル成長させた領域は隆起したドレインおよびソース領域とも称され、このような領域は、ゲート絶縁層に対して浅いＰＮ接合を維持しながら、隆起したドレインおよびソース領域の伝導率を増加するために、ゲート電極から所定の量だけずらして形成される。
利用される技術的アプローチに関係なく、非常に複雑なドーパントプロファイルを生成し、また、ゲート電極とドレインおよびソース領域において、自己整合方式で金属シリサイドを形成する際にマスクとしての役割を果たす高度なスペーサ技術が求められる。限界寸法を縮小し続けるには、つまりトランジスタのゲート長を縮小し続けるには、上記のプロセスステップに関するプロセス技術を適応し、また、場合によってはプロセス技術を新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のデバイス性能を強化することが提案されている。原則として、チャネル領域の電荷キャリア移動度を増加するために、少なくとも２つのメカニズムが、それぞれ組み合わせて、あるいは別々に使用され得る。まず、チャネル領域内のドーパント濃度を減らすことができる。これにより、電荷キャリアに対する散乱減少が減り、その結果、伝導率が増加する。
しかし、チャネル領域でドーパント濃度を減らすと、トランジスタデバイスのしきい電圧に著しい影響を及ぼすおそれがある。よって、所望のしきい値に調整する他のメカニズムが構築されない限り、ドーパント濃度を減らすことは魅力的なアプローチとはいえない。
次に、チャネル領域の格子構造を、例えば、引張り歪みあるいは圧縮歪みを生成することで修正することができる。この結果、電子および正孔の移動度が変わる。例えば、チャネル領域に引張り歪みを生成すると電子の移動度は増加する。ここでは、引張り歪みの大きさに応じて移動度が２０％まで増加し得、移動度の増加に対応して伝導率も変化する。他方では、チャネル領域の圧縮応力により正孔の移動度が増加し得、これにより、ｐ型トランジスタの性能を強化することができる。
よって、チャネル領域あるいはその下に例えばシリコン／ゲルマニウム層やシリコン／カーボン層を導入して、引張り応力や圧縮応力を生成することが提案されている。チャネル領域あるいはその下に応力生成層を導入することでトランジスタの性能を大いに強化することができるが、対応する応力層の形成を、従来の、そして十分に認められたＣＭＯＳ技術に実装するには相当の努力がなされなければならない。例えば、チャネル領域あるいはその下の適切な位置にゲルマニウムあるいはカーボン含有応力層を形成するには、付加的なエピタキシャル成長技術をプロセスフローに構築し実装する必要がある。よって、プロセスが非常に複雑になり、これにより、生産コストが増え、生産歩留まりが低減するおそれがある。
別の有望なアプローチとして、絶縁層に応力を生成することが挙げられる。この絶縁層は、トランジスタを埋め込むためにトランジスタ素子の形成後に形成され、また、トランジスタのゲート電極およびドレイン／ソース領域を電気的に接続するために金属コンタクトを受容する。典型的には、絶縁層は少なくとも１つのエッチストップ層あるいはライナと、このエッチストップ層あるいはライナに対して選択的にエッチングされ得るさらなる誘電層を含む。以下、この絶縁層をコンタクト層と呼び、対応のエッチストップ層をコンタクトライナ層と示す。
トランジスタのチャネル領域に対して、この領域に歪みを生成する効率的な応力伝送メカニズムを得るために、チャネル領域付近に設けられるコンタクトライナ層をチャネル領域に近接して位置決めしなければならない。
非常に複雑な横方向のドーパントプロファイルを実現するトリプルスペーサアプローチが要求される最新のトランジスタ構造においては、コンタクトライナ層における相当量の応力がこれらのスペーサによって“吸収され”てしまう。よって、従来のトリプルスペーサアプローチは、エピタキシャル成長させた応力層と比べるとプロセスの複雑度に関しては利点があるにもかかわらず、最新のトランジスタのチャネル領域に歪みを生成するには現在のところ魅力的なアプローチではない。
上述の状況を考慮して、複雑で高額なエピタキシャル成長技術を必要とせずにチャネル領域に応力を生成できる改良された技術が求められる。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明は、トランジスタ素子を埋め込み、それを通じて電気的接触を形成すべく、それぞれのトランジスタ素子のチャネル領域に近接してコンタクトライナ層、つまり、誘電層スタックからなるエッチストップ層を形成可能とする技術に関する。従って、コンタクトライナ層は、特定の内部応力を示すように形成されるか処理される。その後、この内部応力は非常に効率的にチャネル領域に伝送され、そこで対応の歪みが生成され得る。この結果、電荷キャリア移動度が向上し、よってトランジスタ素子の全体的な性能が改良されるというポテンシャルがもたらされる。
本発明の一実施形態によれば、少なくとも内部スペーサ素子および外部スペーサ素子を備えたゲート電極構造を含むトランジスタ素子を形成するステップを含む方法が提供される。さらに、外部スペーサ素子はその後取り除かれ、トランジスタ素子の上方にコンタクトライナ層が形成される。本発明の別の実施形態によれば、方法は、少なくとも内部および外部スペーサ素子を備えた第１ゲート電極構造を有する第１トランジスタ素子を形成するステップを含む。さらに、少なくとも内部および外部スペーサ素子を含む第２ゲート電極構造を有する第２トランジスタ素子が形成される。方法は、第１および第２ゲート電極構造の外部スペーサ素子を取り除くステップをさらに含む。さらに、第１の内部応力を有する第１のコンタクトライナ層が第１トランジスタ素子の上方に形成され、第２の内部応力を有する第２のコンタクトライナ層が第２トランジスタ素子の上方に形成される。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。添付の図面を参照しながら以下の記載を読むことで本発明を理解することができる。なお、図面において、同じ参照符号は同一の要素を示す。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。図面において、様々な構造、システムおよび装置は単なる説明目的で、また、当業者にとっては周知の詳細で本発明を曖昧なものにしないように概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、従来のプロセスとの高度な互換性を維持しながらも、コンタクトライナ層からチャネル領域へ効率的に応力を伝送するという課題に取り組むものである。この目的のために、スペーサ素子は、インプラント及びシリサイドに関する要求から定められる寸法で、ホウ素およびリンなどの注入種の大きな拡散性を考慮して供給される。しかし、これに対して、ドレインおよびソース領域からの実効的距離は、最も外側のスペーサがコンタクトライナ層を形成する前に取り除かれるので、大幅に縮小するおそれがある。したがって、最も外側のスペーサ素子を取り除くプロセスは、ゲート電極およびドレインとソース領域に形成されるいずれのシリサイド領域に過度に影響を及ぼさないようにデザインされ得る。添付の図面を参照しながら、以下に本発明のさらなる実施形態をより詳細に説明する。
図１ａ〜１ｅに、半導体デバイス１００を断面図で概略的に示す。半導体デバイス１００は基板１０１を有する。この基板１０１は、集積回路の回路素子を形成する任意の適切な基板であってもよい。例えば、基板１０１は、バルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、あるいはトランジスタ素子の形成に適した結晶半導体層が上に形成された任意の他の適切な基板であってもよい。中間の生産段階において、基板１０１およびその上にはトランジスタ素子１５０が形成される。このトランジスタ素子１５０は、ゲート絶縁層１０３上に形成されたゲート電極１０２を備える。ゲート絶縁層１０３によりゲート電極１０２がチャネル領域１０４から分離される。チャネル領域１０４は基板１０１の一部あるいはその上に形成される任意の適切な半導体層の一部であってもよい。トランジスタ素子１５０は、ｎチャネルトランジスタやｐチャネルトランジスタなどの任意の型の電界効果トランジスタであってもよく、そのゲート長、つまり、図１ａのゲート電極１０２の水平寸法は、非常に複雑なシリコンベースの集積回路、例えば、ＣＰＵ、メモリチップ、ＡＳＩＣ（特定用途向け集積回路）などに見られるように、１００ｎｍあるいは１００ｎｍよりもずっと小さい。その結果、ゲート絶縁層１０３は、ゲート電極１０２の全体の寸法に応じて、約１．２ｎｍ以下から数ｎｍの範囲で適切な厚みを有する。本発明は、ゲート長が約１００ｎｍあるいは約５０ｎｍ以下の、極度にスケーリングされたトランジスタと組み合わせることで大いに利点がある一方で、原則的には、本発明はそれほど高性能ではないトランジスタ素子にも容易に適用することができる。
半導体デバイス１００は、ゲート電極１０２の側壁に形成されたオフセットスペーサ１０５をさらに含む。このオフセットスペーサ１０５は、二酸化シリコン、窒化シリコン、酸窒化シリコンなどの任意の適切な誘電材料から構成され得る。オフセットスペーサの幅は、チャネル領域１０４に近接する基板１０１内に形成された拡張領域１０６の横方向のドーパントプロファイルを形成するプロセス要件に従って選択される。半導体デバイス１００は、ゲート電極１０２の側壁に近接して形成された内部スペーサ素子１０７をさらに含んでもよい。ここでは、内部スペーサ素子１０７は、内部スペーサ１０７の材料に対して適度に高いエッチ選択性を有する誘電材料から構成されるライナ１０８によってオフセットスペーサ１０５から分離され得る。
１つの実施形態においては、この内部スペーサ１０７は窒化シリコンから構成されてもよく、また、基板１０１の水平部分およびゲート電極１０２の上部にも形成されるライナ１０８は、二酸化シリコンから構成されてもよい。このような材料組成に関しては、エッチ選択性の高い、複数の十分に確立された異方性エッチングレシピが知られている。他の実施形態では、内部スペーサ１０７は、二酸化シリコンあるいは酸窒化シリコンから構成されてもよく、一方でライナ１０８は、十分に確立された異方性エッチングレシピに対して適度に高いエッチ選択性を同じように示すよう、窒化シリコンから構成されてもよい。デバイス１００は、外部スペーサ素子１０９をさらに含んでもよい。
この外部スペーサ素子１０９の幅は、拡張領域１０６に隣接して深いドレインおよびソース領域を形成するために続いて実行されるイオン注入プロセスのプロセス要件を満たすように選択される。外部スペーサ素子１０９は、エッチストップ層１１０によって内部スペーサ１０７から分離される。エッチストップ層はさらにライナ１０８の水平部分を覆っており、外部スペーサ１０９の材料に対して適度に高いエッチ選択性を示す材料で構成される。一実施形態では、外部スペーサ１０９は二酸化シリコンから構成されてもよい。一方で、エッチングストップ層１１０は窒化シリコンから構成されてもよい。他の実施形態では、外部スペーサ１０９とエッチングストップ層１１０の材料組成は、この２つの材料間において所要のエッチ選択性が維持されるのであれば、異なってもよい。例えば、一実施形態では、外部スペーサ１０９は窒化シリコンから構成され、一方でエッチングストップ層１１０は二酸化シリコンから構成されてもよい。
半導体デバイス１００を形成する典型的なプロセスフローは、図１ａに示すように以下のプロセスを含み得る。適切なゲート絶縁材料層およびゲート電極材料を、例えばゲート絶縁層１０４に対しては二酸化シリコン、ニトロゲンリッチの二酸化シリコンの形状で形成し、ゲート電極１０２に対してはあらかじめドープされたあるいは非ドープの形状で形成した後、十分に確立されたパターニングプロセスが最新のフォトリソグラフィおよびエッチング技術に基づいて実行され得る。ゲート絶縁層１０４およびゲート電極１０２をパターニング後、オフセットスペーサ１０５は二酸化シリコン、窒化シリコンなどの適切な誘電材料を、オフセットスペーサ１０５の幅に実質的に対応する所定の厚みで堆積することで形成され得る。
その後、ゲート電極１０２の上面や基板１０１のさらされた部分など、デバイス１００の水平部分の余剰材料を取り除くために適切な異方性エッチングプロセスが実行され得る。次に、拡張領域１０６の一部分を形成するためにイオン注入シーケンスを実行してもよい。ここでは、拡張領域１０６と深いドレイン及びソース領域を形成する所要の注入条件とドーパントプロファイルとを得るために、基板１０１内にあらかじめアモルファス化した領域（図示せず）および／あるいはハロ領域（図示せず）を形成するよう、その他の注入サイクルを実行してもよい。その後、適切な材料を堆積してライナ１０８を形成してもよく、一実施形態では十分に確立されたプラズマエンハンスト化学堆積（ＰＥＣＶＤ）技術に基づいて二酸化シリコンを堆積してもよい。他の実施形態では、ライナ１０８を窒化シリコンの形式で堆積してもよい。
次に、内部スペーサ１０７用のスペーサ材料をＰＥＣＶＤ技術によって堆積してもよい。ここでは、内部スペーサ１０７に対するライナ１０８の材料組成は高いエッチ選択性を示すように選択される。一実施形態では、ライナ１０８が実質的に二酸化シリコンから構成される場合は、内部スペーサ材料１０７は窒化物シリコンを含んでもよい。他の実施形態では、内部スペーサ材料１０７は二酸化シリコンあるいは酸窒化シリコンから構成されてもよく、一方で、ライナ１０８は窒化シリコンから形成されてもよい。その後、十分に確立された異方性エッチングレシピを用いてスペーサ材料の余剰材料を取り除くことができ、これにより内部スペーサ１０７を形成する一方で、異方性エッチングプロセスはライナ１０８およびその上に確実に停止する。
続いて、拡張領域１０６の横方向のドーパントプロファイルを微調整するために、デバイス要件に従って更なる適切な注入プロセスを実行してもよい。次に、エッチストップ層１１０は、例えば一実施形態においては窒化シリコン層の形状で共形に堆積してもよく、その後、本実施形態においては二酸化シリコンから構成されるスペーサ材料を堆積し、異方性エッチングを行って外部スペーサ素子１０９を形成してもよい。対応する異方性エッチングレシピは十分に確立された技術である。他の実施形態では、エッチストップ層１１０は二酸化シリコン層として堆積され、一方で、外部スペーサ１０９は窒化シリコン層から形成されてもよい。
図１ｂに、さらに進行した段階における半導体デバイス１１０を概略的に示す。図示しているように、ゲート電極１０２の上方と、基板１０１のさらされた水平部分の上方とに形成されたエッチストップ層１１０の一部が取り除かれる。このエッチストップ層１１０の残留部分を１１０ａで示す。さらに、深いソースおよびドレイン領域１１１が拡張領域１０６の隣に形成される。
図１ｂに示す装置１００は、エッチステップによって形成されてもよい。このようなエッチングステップは、特定の実施形態においては、エッチストップ層１１０の余剰部分を選択的に取り除く実質的な異方性エッチプロセスとしてデザインされてもよい。これにより、十分に確立された選択的エッチングレシピを使用することができ、ここでは、エッチプロセスは、エッチストップ層１１０およびライナ１０８がある程度のエッチ選択性を示す別々の材料から形成される場合に、ライナ１０８およびその上に確実に停止し得る。この、エッチストップ層１１０のさらされた水平部分を取り除くエッチプロセスにより、１１０ｂとして示す、エッチストップ層１１０ａの横方向の拡張部が、外部スペーサ素子１０９の幅に実質的に対応するように形成される。さらに、ゲート電極１０２をさらにドーピングし、深いドレインおよびソース領域１１１を形成する後続の注入においては、図１ａの層１１０および１０８を含む対応の積層が減らされる。これにより、ソース／ドレイン領域１１１を形成するイオン注入シーケンスが制御しやすくなる。注入後、拡張領域１０６および深いドレイン／ソース領域１１１内のドーパントを活性化し、さらに、あらかじめアモルファス化するプロセスおよび他の注入プロセスによって生じた結晶の損傷を再結晶化するために、高速熱アニールプロセスを実行してもよい。
図１ｃに、深いソース／ドレイン領域１１１およびエッチストップ層１１０ａの横方向の拡張部１１０ｂを決定する別の実施形態に従う半導体デバイス２００を概略的に示す。図１ｃでは、エッチストップ層１１０ａを形成するエッチプロセスは、ライナ１０８のさらされた水平部分もまた取り除かれ、その結果、残留物１０８ａを形成するように構成される。よって、対応のエッチングシーケンスは、本発明の特定の実施形態においては実質的にシリコンから構成される基板１０１の半導体材料上に確実に停止するようにデザインされる。その結果、ゲート電極１０２および基板１０１の対応する領域は、深いドレイン／ソース領域１１１を形成する後続の注入プロセスにおいてさらされる。
その後、図１ｂを参照してさらに説明しているように、高速熱アニールプロセスを実行してもよい。高度に進んだトランジスタ素子においては、ゲート電極１０２などの高濃度にドープされた領域の伝導率、および、深いドレイン／ソース領域１１１のコンタクトエリアの伝導率は通常、このような各領域の上部に金属化合物を与えることで増加する。その理由は、金属シリコン化合物の伝導率は、さらに高濃度にドープされたシリコン材料よりも高いからである。例えば、抵抗率が低い対応の金属シリサイド領域を形成するために、典型的にチタニウム、コバルト、および、高度に進んだデバイスにおいては、ニッケルが供給される。例えば図１ｂに示す半導体デバイス１００から始める場合、ニッケルなどの任意の適切な金属を堆積する前に対応する表面部分をさらす必要があり、および／または、図１ｃに示すように対象の表面部分がすでに実質的にされされている場合は通常、表面の汚れが取り除かれ得る。
ライナ１０８が実質的に二酸化シリコンから構成される実施形態においては、関連する表面部分をさらすための、および／あるいは汚れ、具体的には酸化残留物を取り除くための対応のエッチプロセスが選択性の高いエッチング化学物質に基づいて実行されてもよい。このエッチング化学物質はエッチストップ層１１０ａだけではなくゲート電極１０２および基板１０１にも実質的な影響を及ぼすものではない。例えば、シリコンおよび窒化シリコンに対して選択的に酸化物および酸化残留物を取り除くために、希フッ酸（ＨＦ）を使用してもよい。
図１ｄに、表面の汚れを選択的に取り除くための、および／あるいはそれぞれの表面部分をさらすための対応のエッチングプロセス後の半導体デバイス１００を示す。さらに、１つの特定の実施形態では、外部スペーサ素子１０９を実質的に完全に取り除くためにこの選択性の高いエッチングプロセスを使用してもよい。図示しているように、半導体デバイス１００はライナ１０８ａを含む。このライナ１０８ａは対応の選択的エッチングプロセスによってさらに減らされ、その結果、ライナ１０８ｂが生成される。さらに、エッチングプロセスは等方性であることから、エッチストップ層１１０ａによって垂直方向の輪郭が形成されるアンダーエッチ領域、つまりエッチの不十分な領域が形成される場合もあり得る。同様に、延長したエッチプロセスにおいて、ゲート電極１０２の上位側壁部１０２ａがさらされてもよい。さらに、オフセットスペーサ１０５がライナ１０８ｂと実質的に同じ材料から形成されていれば、オフセット１０５を減らしてもよい。対応する減らされたオフセットスペーサを１０５ａで示す。さらに他の実施形態では、ライナ１０８および外部スペーサ１０９は、窒化シリコンなど、二酸化シリコン以外の誘電材料から構成されてもよく、一方で、エッチストップ層１１０ａは二酸化シリコンから構成されてもよい。この場合、外部スペーサ１０９を取り除いて対象の表面部分をさらすために、熱リン酸などの適切なエッチング化学物質を使用して、実質的に同じプロセスフローを用いてもよい。
その後、十分に確立されたレシピに基づいて、適切な金属をスパッタ堆積で堆積してもよい。例えば、デバイス要件に基づいてコバルト、チタン、ニッケル、あるいはその他の耐熱金属を堆積してもよい。どちらかといえば指向性の堆積技術であるスパッタ堆積においては、エッチストップ層１１０ａ部分もまた実質的に金属堆積を妨げる。その結果、さらされた上位側壁部分１０２ａを除いて、金属堆積は実質的に次のような局所的な領域、つまり、取り除かれてはいるが外部スペーサ素子１０９の寸法によって、すなわち横方向の寸法１１０ｂによって実質的に決定される領域に限定される。堆積した金属とシリコンとの間で化学反応を開始する後続の熱処理において、金属シリサイドは好ましくはさらされたシリコン部分、例えば、ゲート電極１０２の上面および上部側壁部１０２ａ、および基板１０１のさらされた表面部分に形成される。
たとえエッチの不十分な領域が生成されていたとしても、外部スペーサ１０９が取り除かれていない場合と同様に、ドレイン／ソース領域１１１にどのように金属シリサイドが形成されるかはエッチストップ層１１０ａの横方向の拡張部１１０ｂによって実質的に決定される。その理由は、この場合もまた金属の浸透が大いに妨げられ、チャネル領域１０４への金属の拡散もまた大幅に減少し得るからである。その結果、金属シリサイドは、外部スペーサ１０９（図１ｂおよび１ｃ）によって最初に画定されたソース／ドレイン領域１１１部分だけに限定して形成される。一方では、金属シリサイドの形成に続いて形成されるコンタクトライナ層の材料はチャネル領域１０４にさらに近づけられる。その結果、チャネル領域１０４に所望の歪みを生成する応力伝送メカニズムが実質的に強化される。
図１ｅに、上述したプロセスシーケンス後の半導体１００を概略的に示す。従って、デバイス１００はドレイン／ソース領域１１１内に金属シリサイド領域１１３を含み、その位置および寸法は外部スペーサ１０９によって、つまり、エッチストップ層１１０ａおよびその横方向の延長部１１０ｂによって実質的に画定される。さらに、ゲート電極１０２の上位部分に金属シリサイド領域１１４が形成される。ここでは、オフセットスペーサ１０５ａ（図１ｄ）を減らして表面領域、つまり上位側壁部１０２ａを増加している。この側壁部１０２ａはシリコンを金属シリサイドに変えることが可能であり、その結果、ゲート電極のより大きな部分を高伝導率材料に変えることができる。さらに、デバイス１００はトランジスタ素子１５０に形成されたコンタクトライナ層１１５を含む。この層は例えば窒化シリコンから構成され、特定の内部応力を有し得る。周知のように、窒化シリコンを堆積するＰＥＣＶＤプロセスにおいて、圧力、温度、バイアス電圧などの堆積パラメータは、約１ＧＰａ（ギガパスカル）の引張り応力から約１ＧＰａの圧縮応力の範囲の特定の内部応力を得るように選択されてもよい。その結果、チャネル領域１０４に対応する応力を実効的に生成することができるように対応する内部応力が選択され、これにより、最終的にトランジスタの動作を強化することができる。さらに、高度な無指向性堆積ビヘイビアを得るためにＰＥＣＶＤプロセスのプロセスパラメータを選択してもよいので、トランジスタ素子１５０を囲む誘電材料内に空間が実質的に発生しないようにするために、すでに形成済みのアンダーエッチ領域を少なくとも一部充填してもよい。
その結果、金属シリサイドの形成前に通常行われる前洗浄プロセスにおいて実現され得る外部スペーサ１０９を取り除くプロセスを行うことでコンタクトライナ層１１５の関連する部分がチャネル領域１０４にさらに近づけられるので、応力伝送が非常に強化され、その結果、電荷キャリア移動度が増加する。同時に、ドレイン／ソース領域１１１および拡張領域１０６の非常に複雑な横方向のドーパントプロファイルの形成に悪影響を与えずに従来のプロセス技術に対して高度な互換性が維持される。加えて、外部スペーサ１０９を取り除く間にさらされるゲート電極１０２の増加した表面領域、つまり、上位側壁部１０２ａは電気伝導率を強化し、これによりトランジスタ１５０の性能もまた向上する。
図２に、本発明のさらなる実施形態に従う半導体デバイス２００の断面図を概略的に示す。半導体デバイス２００は、基板２０１の上方に形成された第１トランジスタ素子２５０および第２トランジスタ素子２６０を含み得る。基板２０１の構成に関しては、基板１０１に関連して前述した基準と同じ基準が適用される。さらに、第１トランジスタ素子２５０および第２トランジスタ素子２６０は、図１ｅに関して前述した構成要素と実質的に同じ構成要素を含んでもよい。つまり、第１トランジスタ素子２５０および第２トランジスタ素子２６０は、ライナ２０８ｂによって内部スペーサ２０７から分離されたオフセットスペーサ２０５ａが上に形成されたゲート電極２０２を含むゲート電極構造を含み得る。この内部スペーサ２０７上には対応のエッチストップ層２１０ａが形成されてもよい。
一貫性を保つために、以後、第１トランジスタ素子２５０および第２トランジスタ素子２６０のスペーサ２０７を”内部”スペーサ素子と呼ぶ。この製造段階においては、もう”外部”スペーサ素子は供給されていない。さらに、第１トランジスタ素子２５０および第２トランジスタ素子２６０はゲート絶縁層２０３によってゲート電極２０２から分離されたチャネル領域２０４を含み得る。拡張領域２０６および深いソース／ドレイン領域２１１が供給され得る。ここでは、ニッケルシリサイド領域２１３などのそれぞれの金属シリサイド領域は、深いドレイン／ソース領域２１１内に形成される。ゲート電極２０２の上位部分には対応する金属シリサイド領域２１４が形成されてもよい。
第１トランジスタ素子２５０および第２トランジスタ素子２６０は、例えば、第１トランジスタ２５０がｎ型のチャネルトランジスタを示し、これに対して第２トランジスタ２６０がｐ型のチャネルトランジスタを示すよう、対応する拡張領域２０６、ソース／ドレイン領域２１１、およびチャネル領域２０４の形成に使用するドーパント型はそれぞれ異なってもよい。他の実施形態では、第１トランジスタ素子２５０および第２トランジスタ素子２６０は、加えてあるいは別の方法において、ゲート長、ゲート絶縁層２０３の厚みなどのその他のトランジスタの特徴が異なってもよい。さらに、第１トランジスタ素子２５０および第２トランジスタ素子２６０上にコンタクトライナ層２１５が形成される。最後に、第１トランジスタ素子２５０はレジストマスク２１６によって覆われてもよい。
図２に示すように、半導体デバイス２００を形成する典型的なプロセスフローは、半導体１００に関して既述したプロセスと実質的に同じプロセスを含み得る。ここでは、拡張領域２０６およびソース／ドレイン領域２１１の形成において、および、適切な垂直のドーパントプロファイルをそれぞれのチャネル領域２０４に生成するために先に実行された注入シーケンスにおいて、型の異なるドーパントを第１トランジスタ素子２５０および第２トランジスタ素子２６０に導入することができるよう、適切なマスキングステップを実行してもよい。デバイス２００の形成において、ソース／ドレイン領域を形成する対応の注入ステップの前に、外部スペーサ素子が設けられてもよい。このスペーサは、図１ｄおよび１ｅに関して既述しているように、後で金属シリサイド領域２１４、２１３を形成する前に取り除かれ得る。
さらに、コンタクトライナ層２１５は、任意の適切な堆積技術に従い、特定の内部応力を有するように形成されてもよい。内部応力は、第１トランジスタ素子２５０の性能向上のために適切に選択される。例えば、コンタクトライナ層２１５の内部応力は、このトランジスタ素子がｎ型のチャネルトランジスタである場合に、第１トランジスタ素子２５０のチャネル領域２０４に引張り応力を与える適切な大きさの引張り応力であってもよい。その理由は、引張り応力により電子の移動度が増加し得るからである。コンタクトライナ層２１５の形成後、別々の型の拡張領域２０６およびソース／ドレイン領域２１１を形成する際にも使用され得る任意のフォトリソグラフィマスクに基づいて、レジストマスク２１６が形成されてもよい。
その後、デバイス２００には、第２トランジスタ素子２６０上方にコンタクトライナ層部分２１５ａを形成するようにデザインされた処理２１７にさらされてもよい。この部分（２１５ａ）は、第１トランジスタ素子２５０上に形成されたコンタクトライナ層２１５の内部応力とは異なる内部応力を示す。
一実施形態では、処理２１７として、キセノン、アルゴンなど、任意の適切なイオン種を使用したイオン注入プロセスが挙げられ、この処理により、コンタクトライナ層２１５の内部構造は堆積されると変化し、その結果、ある程度の応力緩和が生成される。例えば、引張り応力はｐ型チャネルトランジスタのチャネル領域の正孔移動度に悪影響を与えるおそれがある。よって、応力緩和のために処理２１７を行うことで、第２トランジスタ素子２６０のチャネル領域２０４は、最初に生成された層２１５の応力による実質的な影響を受けなくて済む。他の実施形態では、第１トランジスタ素子２５０がｐチャネルトランジスタを示すときなどに、固有の圧縮応力を伴って層２１５を形成してもよく、この圧縮応力を処理２１７によって緩和してもよい。処理２１７を行う理由は、ｎチャネルトランジスタを示し得る第２トランジスタ素子２６０のチャネル領域２０４に圧縮応力の影響を与えないようにする、あるいは少なくとも減らすためである。したがって、応力層２１５がそれぞれのチャネル領域２０４に非常に近いことから、ｐチャネルトランジスタ２５０の性能を最も効率的に強化することができる。これに対して、ｎチャネルトランジスタ２６０に圧縮応力が与える影響はデバイス要件に応じて調整され得る。特に、応力緩和は、トランジスタ２５０および２６０の動作中に高度なシンメトリを実現するよう、処理２１７を適切に制御することで制御され得る。
本発明の別の実施形態では、処理２１７として、任意の適切なエッチプロセスによって部位２１５ａを取り除くステップが挙げられる。従って、第２トランジスタ素子２６０の性能を実質的に向上させるために、この部位２１５ａを、所望の内部応力を有するさらなるコンタクトライナ層に置き換えてもよい。従って、第１トランジスタ素子２５０の上方にもコンタクトライナ層をさらに堆積してもよい。これにより、場合によっては最初に堆積したコンタクトライナ層２１５の効果を弱めることになるが、このことは、最初に堆積したコンタクトライナ層２１５の固有応力の大きさを調整するときに考慮されてもよい。
その結果、本発明は、コンタクトライナ層からトランジスタ素子のチャネル領域へ応力を伝送する改良された技術を提供する。ここでは、適切な横方向のドーパントプロファイルを生成するために用いられる外部スペーサ素子を取り除くことで、コンタクトライナ層をチャネル領域に近づけることができる。さらに、金属シリサイド領域を形成する前に、この外部スペーサを取り除くプロセスを実行してもよく、これにより、従来のプロセスフローとの高度な互換性を得ることができる。一方で、同様に外部スペーサを取り除くために、金属堆積前に実行される前洗浄プロセスを有利に用いることができる。さらに、外部スペーサを取り除くプロセスを行うと増加したゲート電極部分もまたさらされる。これにより、ゲート電極において金属シリサイドの形成がさらに強化され、その結果、伝導性が増加する。
外部スペーサを取り除くプロセスは金属シリサイドの前洗浄プロセスと組み合わせて、フロントエンドライン(Front End of Line：ＦＥｏＬ）で実行され、これにより、金属のクロスコンタミネーションを防ぐことができる。本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。
例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明のさらなる例示的実施形態に従う、チャネル領域に近接してコンタクトライン層を形成する際の様々な製造段階におけるトランジスタ素子の断面図。 本発明のさらなる例示的実施形態に従う、チャネル領域に近接してコンタクトライン層を形成する際の様々な製造段階におけるトランジスタ素子の断面図。 本発明のさらなる例示的実施形態に従う、チャネル領域に近接してコンタクトライン層を形成する際の様々な製造段階におけるトランジスタ素子の断面図。 本発明のさらなる例示的実施形態に従う、チャネル領域に近接してコンタクトライン層を形成する際の様々な製造段階におけるトランジスタ素子の断面図。 本発明のさらなる例示的実施形態に従う、チャネル領域に近接してコンタクトライン層を形成する際の様々な製造段階におけるトランジスタ素子の断面図。 本発明のさらに他の実施形態に従う、コンタクトライナ層の各部分の内部応力が異なるそれぞれのチャネル領域に近いコンタクトライナ層を受け入れる２つのトランジスタ素子を含む半導体デバイスの概略断面図。

Claims (6)

  1. 少なくとも内部スペーサ素子および外部スペーサ素子を備えたゲート電極構造を含むトランジスタ素子を形成するステップを含む方法であって、
    前記トランジスタ素子は、
    半導体領域の上方にゲート電極を形成するステップと、
    オフセットスペーサ素子を前記ゲート電極の側壁に近接して形成するステップと、
    前記オフセットスペーサ素子上に、前記少なくとも１つの内部スペーサ素子を前記ゲート電極の側壁に近接して形成するステップと、
    前記少なくとも１つの内部スペーサ素子と前記外部スペーサ素子とを分離するためにエッチストップ層を形成するステップと、
    前記外部スペーサ素子を形成するためにスペーサ材料層を堆積し、前記スペーサ材料層を異方性エッチングするステップと、
    前記外部スペーサ素子をエッチングマスクとして使用して前記エッチストップ層をエッチングするステップと、
    前記内部および外部スペーサ素子を注入マスクとして使用してドレイン／ソース領域を形成するステップと、
    前記側壁の少なくとも一部を露出するために、前記オフセットスペーサ素子の少なくとも一部および前記外部スペーサ素子を取り除くステップと、
    前記エッチストップ層をマスクとして使用して前記ドレイン／ソース領域と、前記ゲート電極の前記側壁の露出した部分および上面とにシリサイド領域を形成するステップと、
    前記トランジスタ素子の上方に応力コンタクトライナ層を形成するステップと、
    によって形成される、方法。
  2. 前記内部スペーサ素子１０７を形成する前に前記オフセットスペーサ素子上にライナ１０８を形成するステップをさらに含み、前記ライナ１０８は前記内部スペーサ素子１０７を形成する間、エッチストップ層として機能するように構成される、請求項１記載の方法。
  3. 少なくとも内部スペーサ素子および外部スペーサ素子を備えた第１ゲート電極構造を有する第１トランジスタ素子を形成するステップを有し、
    少なくとも内部スペーサ素子および外部スペーサ素子を備えた第２ゲート電極２０２構造を有する第２トランジスタ素子を形成するステップを有し、この第１および第２トランジスタ素子を形成するステップでは、半導体領域の上方に第１および第２ゲート電極を形成し、該第１および第２ゲート電極の側壁に近接してオフセットスペーサを形成し、前記オフセットスペーサに近接して前記少なくとも１つの内部スペーサ素子を形成し、前記少なくとも１つの内部スペーサ素子と前記外部スペーサ素子とを分離するためにエッチストップ層を形成し、スペーサ材料層を堆積し、前記外部スペーサ素子を形成するために前記スペーサ材料層を異方性エッチングし、前記外部スペーサ素子をエッチングマスクとして使用して前記内部および外部スペーサ素子を分離している前記エッチストップ層をエッチングし、かつ、前記内部および外部スペーサ素子を注入マスクとして使用してドレイン／ソース領域を形成し、
    前記側壁の一部を露出するために、前記第１および第２ゲート電極構造の前記オフセットスペーサ素子の少なくとも一部と前記外部スペーサ素子とを取り除くステップを有し、
    前記外部スペーサ素子を取り除いた後、前記エッチストップ層をマスクとして使用して、前記第１および第２トランジスタ素子のドレイン／ソース領域と、前記第１および第２ゲート電極の前記側壁の露出した部分および上面とにシリサイド領域を形成するステップを有し、
    前記第１トランジスタ素子上方に第１内部応力を有する第１コンタクトライナ層を形成し、かつ、前記第２トランジスタ素子上方に第２内部応力を有する第２コンタクトライナ層を形成するステップを有する方法。
  4. 前記第１と第２内部応力とは異なるものである、請求項３記載の方法。
  5. 前記第１および第２コンタクトライナ層を形成するステップでは、前記第１および第２トランジスタ素子の上方に前記第１内部応力を有するコンタクトライナ層を堆積し、および、前記第２内部応力を得るために前記第２トランジスタ素子の上方に形成された前記コンタクトライナ層を選択的に緩和する、請求項３記載の方法。
  6. 前記第１および第２コンタクトライナ層を形成するステップでは、前記第１および第２トランジスタ素子の上方に第１内部応力を有するコンタクトライナ層を堆積し、前記第２トランジスタ素子の上方の前記コンタクトライナ層の一部を選択的に取り除き、および、前記第１および第２トランジスタ素子の上方に前記第２内部応力を有するコンタクトライナ層をさらに堆積する、請求項３記載の方法。
JP2008508914A 2005-04-29 2006-04-19 強化した応力伝送効率でコンタクト絶縁層を形成する技術 Expired - Fee Related JP5204645B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102005020133A DE102005020133B4 (de) 2005-04-29 2005-04-29 Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
DE102005020133.4 2005-04-29
US11/288,673 2005-11-29
US11/288,673 US7354838B2 (en) 2005-04-29 2005-11-29 Technique for forming a contact insulation layer with enhanced stress transfer efficiency
PCT/US2006/014627 WO2006118786A1 (en) 2005-04-29 2006-04-19 Technique for forming a contact insulation layer with enhanced stress transfer efficiency

Publications (2)

Publication Number Publication Date
JP2008539591A JP2008539591A (ja) 2008-11-13
JP5204645B2 true JP5204645B2 (ja) 2013-06-05

Family

ID=37111335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008508914A Expired - Fee Related JP5204645B2 (ja) 2005-04-29 2006-04-19 強化した応力伝送効率でコンタクト絶縁層を形成する技術

Country Status (5)

Country Link
US (1) US7354838B2 (ja)
JP (1) JP5204645B2 (ja)
CN (1) CN101167169B (ja)
DE (1) DE102005020133B4 (ja)
TW (1) TWI443750B (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7402476B2 (en) * 2005-06-15 2008-07-22 Freescale Semiconductor, Inc. Method for forming an electronic device
KR100618908B1 (ko) * 2005-08-12 2006-09-05 삼성전자주식회사 게이트 저항을 개선한 반도체 소자 및 제조 방법
JP4829591B2 (ja) * 2005-10-25 2011-12-07 パナソニック株式会社 半導体装置及びその製造方法
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
JP2007324391A (ja) * 2006-06-01 2007-12-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US8338245B2 (en) * 2006-12-14 2012-12-25 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing stress-engineered spacers
US20080206973A1 (en) * 2007-02-26 2008-08-28 Texas Instrument Inc. Process method to optimize fully silicided gate (FUSI) thru PAI implant
US7888194B2 (en) * 2007-03-05 2011-02-15 United Microelectronics Corp. Method of fabricating semiconductor device
US8119470B2 (en) * 2007-03-21 2012-02-21 Texas Instruments Incorporated Mitigation of gate to contact capacitance in CMOS flow
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
US7799650B2 (en) * 2007-08-08 2010-09-21 Freescale Semiconductor, Inc. Method for making a transistor with a stressor
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
DE102008016512B4 (de) * 2008-03-31 2009-12-03 Advanced Micro Devices, Inc., Sunnyvale Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz
US20090289284A1 (en) * 2008-05-23 2009-11-26 Chartered Semiconductor Manufacturing, Ltd. High shrinkage stress silicon nitride (SiN) layer for NFET improvement
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8222100B2 (en) * 2010-01-15 2012-07-17 International Business Machines Corporation CMOS circuit with low-k spacer and stress liner
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102544098B (zh) * 2010-12-31 2014-10-01 中国科学院微电子研究所 Mos晶体管及其形成方法
US8987104B2 (en) * 2011-05-16 2015-03-24 Globalfoundries Inc. Method of forming spacers that provide enhanced protection for gate electrode structures
KR20130007283A (ko) * 2011-06-30 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법
US8669170B2 (en) 2012-01-16 2014-03-11 Globalfoundries Inc. Methods of reducing gate leakage
KR20140108982A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR20180088187A (ko) * 2017-01-26 2018-08-03 삼성전자주식회사 저항 구조체를 갖는 반도체 소자
CN109830433B (zh) * 2017-11-23 2021-03-30 联华电子股份有限公司 制作半导体元件的方法
US11653498B2 (en) * 2017-11-30 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with improved data retention
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5372960A (en) * 1994-01-04 1994-12-13 Motorola, Inc. Method of fabricating an insulated gate semiconductor device
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
US5763311A (en) * 1996-11-04 1998-06-09 Advanced Micro Devices, Inc. High performance asymmetrical MOSFET structure and method of making the same
US5960270A (en) * 1997-08-11 1999-09-28 Motorola, Inc. Method for forming an MOS transistor having a metallic gate electrode that is formed after the formation of self-aligned source and drain regions
US6087271A (en) * 1997-12-18 2000-07-11 Advanced Micro Devices, Inc. Methods for removal of an anti-reflective coating following a resist protect etching process
US6066567A (en) * 1997-12-18 2000-05-23 Advanced Micro Devices, Inc. Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
US5994747A (en) * 1998-02-13 1999-11-30 Texas Instruments-Acer Incorporated MOSFETs with recessed self-aligned silicide gradual S/D junction
US6136636A (en) * 1998-03-25 2000-10-24 Texas Instruments - Acer Incorporated Method of manufacturing deep sub-micron CMOS transistors
US6271133B1 (en) * 1999-04-12 2001-08-07 Chartered Semiconductor Manufacturing Ltd. Optimized Co/Ti-salicide scheme for shallow junction deep sub-micron device fabrication
US6294480B1 (en) * 1999-11-19 2001-09-25 Chartered Semiconductor Manufacturing Ltd. Method for forming an L-shaped spacer with a disposable organic top coating
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
US6372589B1 (en) * 2000-04-19 2002-04-16 Advanced Micro Devices, Inc. Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer
WO2002043151A1 (en) * 2000-11-22 2002-05-30 Hitachi, Ltd Semiconductor device and method for fabricating the same
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
KR100441682B1 (ko) * 2001-06-14 2004-07-27 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
KR100396895B1 (ko) * 2001-08-02 2003-09-02 삼성전자주식회사 Ｌ자형 스페이서를 채용한 반도체 소자의 제조 방법
US6818504B2 (en) * 2001-08-10 2004-11-16 Hynix Semiconductor America, Inc. Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
KR100423904B1 (ko) * 2002-03-26 2004-03-22 삼성전자주식회사 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
KR100476887B1 (ko) * 2002-03-28 2005-03-17 삼성전자주식회사 소오스 및 드레인 영역의 실리사이드층이 확장된 모스트랜지스터 및 그 제조방법
US6777298B2 (en) * 2002-06-14 2004-08-17 International Business Machines Corporation Elevated source drain disposable spacer CMOS
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6677201B1 (en) * 2002-10-01 2004-01-13 Texas Instruments Incorporated Method of fabricating thermal CVD oxynitride and BTBAS nitride sidewall spacer for metal oxide semiconductor transistors
US6815355B2 (en) * 2002-10-09 2004-11-09 Chartered Semiconductor Manufacturing Ltd. Method of integrating L-shaped spacers in a high performance CMOS process via use of an oxide-nitride-doped oxide spacer
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6969646B2 (en) * 2003-02-10 2005-11-29 Chartered Semiconductor Manufacturing Ltd. Method of activating polysilicon gate structure dopants after offset spacer deposition
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
KR100546369B1 (ko) * 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
US7022596B2 (en) * 2003-12-30 2006-04-04 Advanced Micro Devices, Inc. Method for forming rectangular-shaped spacers for semiconductor devices
US20050186722A1 (en) * 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
DE102004026142B3 (de) * 2004-05-28 2006-02-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Steuern der mechanischen Spannung in einem Kanalgebiet durch das Entfernen von Abstandselementen und ein gemäß dem Verfahren gefertigtes Halbleiterbauelement

Also Published As

Publication number Publication date
DE102005020133A1 (de) 2006-11-09
JP2008539591A (ja) 2008-11-13
DE102005020133B4 (de) 2012-03-29
US20060246641A1 (en) 2006-11-02
US7354838B2 (en) 2008-04-08
CN101167169B (zh) 2011-11-23
CN101167169A (zh) 2008-04-23
TW200731413A (en) 2007-08-16
TWI443750B (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
JP5204645B2 (ja) 強化した応力伝送効率でコンタクト絶縁層を形成する技術
JP4937253B2 (ja) コンタクト絶縁層および異なる特性を有するシリサイド領域を形成するための技法
JP5795735B2 (ja) チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
JP4937263B2 (ja) Ｎｍｏｓトランジスタおよびｐｍｏｓトランジスタに凹んだ歪みのあるドレイン／ソース領域を形成する技術
JP5795260B2 (ja) 段階的な形状の構造を有する埋め込み歪誘起材質を伴うトランジスタ
JP5576655B2 (ja) ドレイン及びソース領域にリセスを設けることでチャネル領域に極めて近接するトランジスタにストレスソース与える技術
US7579262B2 (en) Different embedded strain layers in PMOS and NMOS transistors and a method of forming the same
US7344984B2 (en) Technique for enhancing stress transfer into channel regions of NMOS and PMOS transistors
JP4890448B2 (ja) 相異なるチャネル領域に相異なるよう調整された内在応力を有するエッチストップ層を形成することによって、相異なる機械的応力を生成するための技術
US7879667B2 (en) Blocking pre-amorphization of a gate electrode of a transistor
KR101148138B1 (ko) 리세스된 드레인 및 소스 영역을 갖는 ｎｍｏｓ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ｐｍｏｓ 트랜지스터를 포함하는 ｃｍｏｓ 디바이스
JP5544367B2 (ja) トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域
JP2009514249A (ja) 薄層ｓｏｉトランジスタに埋め込まれた歪み層ならびにその形成法
US20100078735A1 (en) Cmos device comprising nmos transistors and pmos transistors having increased strain-inducing sources and closely spaced metal silicide regions
EP1908103B1 (en) Technique for forming contact insulation layers silicide regions with different characteristics
KR101229526B1 (ko) 개선된 스트레스 전달 효율을 가지는 컨택 절연층 형성 기술
WO2010049086A2 (en) Recessed drain and source areas in combination with advanced silicide formation in transistors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090402

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120607

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120830

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130215

R150 Certificate of patent or registration of utility model

Ref document number: 5204645

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees