KR100423904B1 - 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000010410 layer Substances 0.000 claims abstract description 79
- 125000006850 spacer group Chemical group 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 229910017052 cobalt Inorganic materials 0.000 claims description 13
- 239000010941 cobalt Substances 0.000 claims description 13
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 9
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims 1
- 239000012046 mixed solvent Substances 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 description 7
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의 제조방법이 개시된다. 기판 상에 게이트 절연막이 개재된 게이트전극을 형성하고, 상기 게이트전극의 측벽에 내측 스페이서 및 외측 스페이서로 이루어진 이중 스페이서(double spacer)를 형성한다. 고도핑 불순물 영역을 형성하고 상기 외측 스페이서를 제거한다. 이 때 상기 외측 스페이서의 폭 만큼 게이트 전극에 인접한 활성영역은 그 만큼 넓어진다. 상기 활성영역에는 실리사이드층을 형성하여 면저항(sheet resistance)을 줄일 수 있다. 상기 기판 전면에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 상기 게이트 전극과 필드영역 사이의 적어도 일부분의 활성영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀은 상기 외측 스페이서의 폭만큼 넓어진 활성영역에서 형성되므로 그 만큼 공정 마진을 확보할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 모스 트랜지스터에 접속되는 콘택을 갖는 반도체 장치의 제조방법에 관한 것이다.
모스 트랜지스터에서 고집적화를 위하여 디자인 룰이 작아지면서 소오스 및드레인 영역이 형성되는 활성영역이 감소하며, 이에 따라 상기 활성영역과 상층배선을 연결하는 콘택이 형성되는 영역도 감소하고 있다. 특히, 저도핑 드레인 영역을 갖는 모스 트랜지스터에서는 게이트 전극의 측벽에 형성된 스페이서에 의하여 콘택이 형성되는 영역은 더욱 좁아지고 있다.
모스 트랜지스터의 불순물 영역과 상층 배선을 연결하는 콘택은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), CPU(Central Processing Unit) 등 다양한 소자에서 사용되고 있다.
도 1 내지 도 7은 종래 기술에 의한 모스 트랜지스터에 접속되는 콘택을 갖는 반도체 장치의 제조방법을 공정순으로 도시한 단면도들이다.
도 1을 참조하면, 기판(100)에 활성영역을 정의하는 필드영역(105)을 형성한다. 상기 기판을 식각하여 트렌치를 형성하고, 상기 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적으로 연마하여 필드영역(105)을 형성한다.
다음으로, 상기 필드영역(105)이 형성된 기판 전면에 절연층 및 게이트 도전층을 순서대로 적층한 후에 패터닝하여 게이트 절연막(110)이 개재된 게이트전극(115)을 형성한다.
다음으로, 상기 게이트전극(115) 및 필드영역(105)을 이온주입의 마스크로 이용하여 저농도로 이온주입하여 저도핑 불순물 영역(120)을 형성한다.
도 2를 참조하면, 상기 게이트전극(115)을 포함하는 기판 전면에 스페이서 절연막을 형성한 후에 전면적으로 에치백하여 상기 게이트전극(115)의 측벽에 스페이서(125)를 형성한다.
다음으로, 상기 게이트전극(115), 스페이서(125) 및 필드영역(105)을 이온주입의 마스크로 이용하여 고농도로 이온주입하여 고도핑 불순물 영역(130) 형성한다. 상기 저도핑 불순물 영역(120)과 고도핑 불순물 영역(130)은 모스 트랜지스터의 소오스 및 드레인 영역이 된다. 이와 같은 구조를 갖는 트랜지스터를 엘디디 구조라 하며 널리 사용되고 있다. 엘디디 구조를 갖는 모스 트랜지스터의 특징은 게이트전극에 자기정렬된 저도핑 불순물 영역이 채널 영역과 고도핑 불순물 영역 사이에 위치한 구조이다. 이러한 저도핑 불순물 영역은 드레인과 채널영역 사이의 전계를 감소시켜 높은 인가전압에서도 소오스로부터 방출된 캐리어가 급속히 가속되지 않게 하여 핫 캐리어에 의한 소자의 열화를 해결할 수 있다.
도 3을 참조하면, 상기 활성영역 및 게이트 전극의 상면에 실리사이드층(135a, 135b)을 형성한다. 상기 기판 전면에 스퍼터링법을 이용하여 코발트층을 증착하고 열처리를 실시한다. 상기 열처리에 의하여 상기 필드영역(105) 및 상기 스페이서(125) 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 상기 활성영역 및 상기 게이트 전극(125) 상에 있는 금속물질은 활성영역 및 게이트 전극과 반응하여 코발트 실리사이드를 형성한다. 상기 열처리가 완료된 반도체 기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다. 상기 실리사이드(135a, 135b)는 낮은 저항과 캐패시턴스를 얻어 소자의 속도를 빠르게 하기 위하여 사용된다.
도 4를 참조하면, 상기 실리사이드층(135a, 135b)이 형성된 기판 전면에 식각저지막(140)을 형성하고, 계속하여 층간절연막(145)을 형성한다.
도 5을 참조하면, 상기 층간절연막(145) 및 식각저지막(140)을 선택적으로 식각하여 상기 게이트전극(115)과 상기 필드영역 사이의 활성영역을 노출시키는 콘택홀(150)을 형성한다.
다음으로, 도면에는 도시되어 있지 않지만 상기 콘택홀(150)을 장벽금속층 및 도전물질로 채운다.
상술한 모스 트랜지스터에서 콘택홀을 형성할 시에 오정렬이 발생할 수 있으며, 이 경우 도 6 및 도 7에 도시한 바와 같은 문제점이 발생한다.
도 6를 참조하면, 오정렬이 도면에서 오른쪽으로 발생한 경우로서 도면부호 A부분은 보더리스 콘택(borderless contact)이 형성된 것을 나타낸다. 보더리스 콘택은 필드영역의 일부 및 이와 인접한 반도체 기판의 표면이 노출되어 형성되는데, 이 경우 노출되는 필드 산화막에서 리세스(recess)가 발생하는 문제점이 있다. 즉, 리세스의 깊이가 활성영역의 소오스 및 드레인 접합(junction)보다 더 깊어지거나 또는 접합 경계선에 가까워지게 되면, 콘택과 기판이 직접 접촉하는 경로가 발생하여 누설전류가 발생한다. 실제로 얕은 접합을 사용할수록 보더리스콘택은 많은 누설전류를 발생시키는 것으로 알려져 있다.
도 7을 참조하면, 오정렬이 도면에서 왼쪽으로 발생한 경우로서 도면부호 B부분에서는 콘택홀이 스페이서 부분의 위쪽에서 형성된 것을 나타낸다. 이 경우 콘택홀이 오픈되는 영역이 줄어들게 되거나 또는 콘택홀이 오픈되지 않는 현상이 발생한다. 콘택홀의 오픈 면적이 줄어들면 콘택 저항이 급격히 증가하게 되며, 콘택홀 내에 장벽금속층 또는 금속을 채울 때 콘택홀 바닥에까지 정상적으로 채워지지가 않는 현상이 발생하여 반도체 소자의 불량 및 신뢰성 문제를 발생시킨다.
상술한 문제점들은 게이트 전극의 측벽에 형성되는 상기 스페이서의 폭을 좁혀 콘택홀이 형성되는 활성영역을 넓힐 수 있다. 그러나 스페이서(124)의 폭을 좁히면 엘디디 구조에 의한 원하는 트랜지스터의 특성을 얻을 수 없는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 모스 트랜지스터의 특성을 유지하면서 콘택홀을 형성하기 위한 공정 마진을 갖는 반도체 장치의 제조방법을 제공하는데 목적이 있다.
도 1 내지 도 7은 종래 기술에 의한 모스 트랜지스터에 접속되는 콘택을 갖는 반도체 장치의 제조방법을 공정순으로 도시한 단면도들,
도 8내지 도 13은 본 발명의 일실시예에 따른 모스 트랜지스터에 접속되는 콘택을 갖는 반도체 장치의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
115 : 게이트전극 121 : 내측 스페이서
122 : 제1 식각저지막 123 : 외측 스페이서
135a, 135b, 137a, 137b : 실리사이드층
140 : 제2 식각저지막 150 : 콘택홀
상기 목적을 달성하기 위하여, 본 발명의 반도체 제조방법은 기판에 활성영역을 정의하는 필드영역을 형성하고, 상기 필드영역과 인접한 상기 활성영역 상에 게이트 절연막을 개재한 게이트 전극을 형성한다. 상기 게이트 전극 및 상기 필드영역을 이온주입의 마스크로 이용하여 저농도 이온주입하여 저도핑 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 내측 스페이서 및 외측 스페이서로 이루어진 이중 스페이서(double spacer)를 형성한다. 상기 내측 스페이서 및 외측 스페이서가 측벽에 형성된 게이트 전극 및 상기 필드영역을 이온주입 마스크로 이용하여 고농도 이온주입하여 고도핑 불순물 영역을 형성하고 상기 외측 스페이서를 제거한다. 이 때 상기 외측 스페이서의 폭 만큼 게이트 전극에 인접한 활성영역은 그 만큼 넓어진다. 상기 활성영역에는 실리사이드층을 형성하여 면저항(sheet resistance)을 줄일 수 있다. 상기 기판 전면에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 상기 게이트 전극과 필드영역 사이의 적어도 일부분의 활성영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀은 상기 외측 스페이서의 폭만큼 넓어진 활성영역에서 형성되므로 그 만큼 공정 마진이 넓어진 상태에서 형성하여 오정렬로 인한 문제점을 억제할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 8내지 도 13은 본 발명의 일실시예에 따른 모스 트랜지스터에 접속되는 콘택을 갖는 반도체 장치의 제조방법을 나타내는 단면도들이다.
도 8을 참조하면, 기판에 활성영역을 정의하는 필드영역(105)을 형성한다. 상기 기판을 식각하여 트렌치를 형성하고, 상기 트렌치를 충분히 채우는 절연물을 매립하고 화학기계적으로 연마하여 필드영역(105)을 형성한다.
다음으로, 상기 필드영역(105)이 형성된 기판 전면에 절연층 및 게이트 도전막을 순서대로 적층한 후에 패터닝하여 게이트 절연막(105)이 개재된 게이트전극(115)을 형성한다. 상기 게이트 도전막은 불순물이 도핑된 폴리실리콘을 사용하며, 그 밖에도 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐질화막(WN)로 구성된 일군에서 선택된 적어도 하나를 사용할 수 있다.
다음으로, 상기 게이트전극(115) 및 상기 필드영역(105)을 이온주입의 마스크로 이용하여 저농도로 이온주입하여 저도핑 불순물 영역(120)을 형성한다.
도 9를 참조하면, 기판 전면에 내측 스페이서 절연막을 형성하고 비등방성으로 전면 식각하여 상기 게이트전극(115)의 측벽에 내측 스페이서(121)를 형성한다.
상기 내측 스페이서 절연막은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성할 수 있으며, 두께는 50Å 내지 1000Å으로 형성할 수 있다.
다음으로, 기판 전면에 제1 식각저지막(122) 및 외측 스페이서 절연막을 순서대로 적층한다. 상기 외측 스페이서 절연막을 상기 제1 식각저지막(122)이 노출될 때까지 비등방성으로 전면 식각하여 상기 내측 스페이서(121) 측벽에는 상기 제1 식각저지막(122)을 개재한 외측 스페이서(123)를 형성한다.
상기 제1 식각저지막(122)은 실리콘 질화막(SiN)으로 형성할 수 있으며, 두께는 50Å 내지 500Å으로 형성할 수 있다.
상기 외측 스페이서 스페이서는 실리콘 산화막(SiO2)으로 형성할 수 있으며, 두께는 50Å 내지 1000Å으로 형성할 수 있다.
다음으로, 상기 게이트전극(115), 내측 스페이서(121), 외측 스페이서(123) 및 필드영역(105)을 이온주입의 마스크로 이용하여 고농도로 이온주입하여 고도핑 불순물 영역(130)을 형성한다.
도 10을 참조하면, 상기 외측 스페이서(123)를 습식식각으로 제거한다. 이 때 상기 제1 식각저지막(122)은 외측 스페이서를 제거하는 습식식각에서 기판을 습식용액으로부터 보호하는 역할을 수행한다.
상기 외측 스페이서(123)를 제거한 후에는 필요에 따라 별도의 이온주입 공정을 실시하여 소오스 및 드레인 영역을 3단 프로파일로 형성할 수 있다.
다음으로, 상기 식각저지막(122)을 제거하여 상기 활성영역의 표면 및 게이트 전극의 상면을 노출시킨다. 상기 노출된 활성영역은 외측 스페이서를 제거한 만큼 활성영역이 넓어지게 된다.
도 11를 참조하면, 상기 노출된 활성 영역의 표면 및 게이트전극(120)의 상면에 살리사이드(salicide) 공정을 진행하여 실리사이드층(137a) 및 게이트 실리사이드층(137b)을 형성한다. 상기 게이트전극(115)을 구성하는 물질에 따라서는 상기 게이트전극(115)의 상면에서는 게이트 실리사이드층이 형성되지 않을 수도 있다. 상기 실리사이드층(137a) 및 게이트 실리사이드층(137b)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐)의 금속 중에서 선택된 어느 하나의 금속으로 형성할 수 있다. 본 실시예에서는 코발트를 예로 들어 설명한다.
먼저, 상기 노출된 활성 영역의 표면 및 게이트전극(115) 표면의 자연산화막을 제거하기 위하여 습식세정을 실시한 후, 코발트층을 증착한다. 코발트층의 증착은 통상 스퍼터링법으로 이루어진다. 이어서, 1차 열처리 공정을 실시하여 코발트 모노실리사이드(CoSi)를 형성한다. 1차 열처리는 통상적인 고속 가열기(rapidthermal annealer)에서 400℃ 내지 600℃의 온도로 수행하여 코발트가 실리콘과 접촉되어 있는 영역에는 실리사이드 반응을 유발한다. 이어서, 상기 열처리가 완료된 반도체 기판에 황산(H2SO4), 과수(H2O2), 및 물(H2O)의 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않은 코발트층을 제거한다. 이어서, 2차 열처리 공정을 750℃ 이상의 온도에서 실시하여 코발트 모노실리사이드(CoSi)를 낮은 비저항의 코발트 다이실리사이드(CoSi2)로 상변이 시킨다.
상기 실리사이드층을 형성하기 위하여 상술한 바와 같이 2단계 열처리를 하는 방법과는 다르게 한 번의 열처리로 실리사이드층을 형성할 수도 있다. 즉, 코발트층을 형성하고 직접 750℃ 이상으로 열처리하고, 세정공정을 실시하여 미반응한 금속을 제거하여 실리사이드층을 형성할 수 있다.
상술한 실리사이드층은 종래기술에 대비하여 더 넓은 활성영역에서 형성되어 실질적으로 소오스 및 드레인 영역에서의 쉬트 저항(sheet resistance)은 낮아지게 된다.
도 12을 참조하면, 기판 전면에 제2 식각저지막(140)을 형성하고 층간절연막(145)을 형성한다.
상기 제2 식각저지막(140)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성할 수 있으며, 두께는 50Å 내지 1000Å으로 형성할 수 있다.
상기 층간절연막(145)은 실리콘 산화막, BPSG(Boro-Phosphosilicate Glass)또는 PSG(Phospho Silicate Glass)를 저압화학기상증착법 또는 플라즈마화학기상증착법으로 1000Å 내지 10000Å의 두께로 형성할 수 있다.
도 13를 참조하면, 상기 층간절연막(145) 및 상기 제2 식각저지막(140)을 선택적으로 식각하여 상기 게이트전극(115) 및 상기 필드영역(105) 사이의 활성영역을 노출시키는 콘택홀(150)을 형성한다.
상기 콘택홀(150)은 종래 기술에 대비하여 상기 외측 스페이서(123)를 제거한 만큼의 공정 마진을 가지면서 콘택홀을 형성할 수 있다. 즉, 보더리스콘택에 의한 누설전류의 증가 또는 게이트 전극의 측벽에 형성된 스페이서에 의한 콘택저항의 증가를 효과적으로 억제할 수 있다.
다음으로, 도면에는 도시되어 있지 않지만 상기 콘택홀(150)을 장벽금속층 및 도전물질로 채운다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 게이트전극의 측벽에 형성하는 스페이서 절연막을 이중으로 형성하여 콘택홀 형성 영역의 마진을 넓혀 콘택 저항을 낮출 수 있다.
또한, 본 발명은 외측 스페이서의 폭만큼 넓어진 영역까지 실리사이드층을형성하여 쉬트 저항을 낮출 수 있다.
또한, 본 발명은 내측 스페이서를 형성하고 또는 외측 스페이서를 제거하고 별도의 이온주입을 실시하여 3단 프로파일을 갖는 소오스 및 드레인 영역을 형성할 수 있다.
Claims (13)
- 기판에 활성영역을 정의하는 필드영역을 형성하는 단계;상기 필드영역과 인접한 상기 활성영역 상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;상기 게이트 전극 및 상기 필드영역을 이온주입의 마스크로 이용하여 저농도 이온주입하여 저도핑 불순물 영역을 형성하는 단계;상기 게이트 전극의 측벽에 내측 스페이서 및 외측 스페이서를 형성하는 단계;상기 내측 스페이서 및 외측 스페이서가 측벽에 형성된 게이트 전극 및 상기 필드영역을 이온주입 마스크로 이용하여 고농도 이온주입하여 고도핑 불순물 영역을 형성하는 단계;상기 외측 스페이서를 제거하는 단계;상기 기판 전면에 층간절연막을 형성하는 단계; 및상기 층간절연막을 선택적으로 식각하여 상기 게이트 전극과 필드영역 사이의 적어도 일부분의 활성영역을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 내측 스페이서를 형성한 후에 기판 전면에 제1 식각저지막을 형성하는단계; 및상기 외측 스페이서를 제거한 후에 상기 제1 식각저지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 제1 식각저지막은 실리콘 질화막(SiN)으로 형성하며, 두께는 50Å 내지 500Å으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 제1 외측 스페이서를 제거한 후에 상기 활성영역에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 실리사이드층을 형성하는 단계는,상기 활성영역을 포함하는 기판 전면에 금속층을 형성하는 단계;상기 금속층을 열처리하여 상기 금속을 상기 활성영역과 반응시키는 단계; 및상기 금속층에서 미반응 금속을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 실리사이드층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 5 항에 있어서,상기 금속층은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 중에서 선택된 어느 하나의 금속으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항에 있어서,상기 금속층을 코발트로 형성하는 경우에 있어서,상기 미반응 금속을 제거는 황산(H2SO4), 과산화수소(H2O2), 및 물(H2O)의 혼합용매를 사용하여 습식식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 실리사이드층을 형성한 후에 상기 실리사이드층을 포함하는 기판 전면에 제2 식각저지막을 형성하는 단계; 및상기 콘택홀을 형성할 시에 선택적으로 상기 제2 식각저지막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 게이트 전극의 상면에 게이트 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 외측 스페이서를 제거한 후에 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 내측 스페이서는 실리콘 질화막 또는 실리콘 산질화막 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 외측 스페이서는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0016329A KR100423904B1 (ko) | 2002-03-26 | 2002-03-26 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
| US10/397,970 US6878597B2 (en) | 2002-03-26 | 2003-03-26 | Methods of forming source/drain regions using multilayer side wall spacers and structures so formed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0016329A KR100423904B1 (ko) | 2002-03-26 | 2002-03-26 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030077285A KR20030077285A (ko) | 2003-10-01 |
| KR100423904B1 true KR100423904B1 (ko) | 2004-03-22 |
Family
ID=28450071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0016329A KR100423904B1 (ko) | 2002-03-26 | 2002-03-26 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6878597B2 (ko) |
| KR (1) | KR100423904B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 2002-03-26 KR KR10-2002-0016329A patent/KR100423904B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030186508A1 (en) | 2003-10-02 |
| KR20030077285A (ko) | 2003-10-01 |
| US6878597B2 (en) | 2005-04-12 |
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Legal Events
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| LAPS | Lapse due to unpaid annual fee |