KR19980073505A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 이중 싸이드-월(Side-wall) 구조로 실리사드막 공정의 신뢰성을 향상 시키는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
이를위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하는 공정과, 상기 게이트 전극 측면에 제 1 싸이드-월을 형성하는 공정과, 노출된 상기 게이트 전극 및 반도체 기판에 실리사이드막을 형성하는 공정과, 상기 제 1 싸이드-월 측면에 제 2 싸이드-월을 형성하는 공정과, 상기 제 2 싸이드-월을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 이중 싸이드-월(Side-wall) 구조로 실리사드막 공정의 신뢰성을 향상 시키는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 MOS 트랜지스터의 크기가 작아지고, MOS 트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다. 이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제가 발생한다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얕아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.
따라서 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성하므로써 접합의 면저항을 감소 시킬 수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(SALICIDE:self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면 실리사이드막의 형성 두께에 대응하는 깊이만큼 실리콘으로 된 소오스/드레인 영역부분의 소모를 수반하게 된다. 그러므로 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성 기술이 요구된다.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와같이 반도체 기판(1)에 활성영역을 정의한 후, 소자 격리영역으로 이용되는 필드 산화막(2)을 형성한다. 그리고 반도체 기판(1) 전면에 제 1 절연층(3)을 형성한 후, 상기 제 1 절연층(3)상에 게이트 전극으로 이용되는 폴리 실리콘층(4)을 형성하고, 폴리 실리콘층(4)상에 포토레지스트(5)을 증착한 후, 노광 및 현성공정을 이용하여 패터닝한다.
이어서, 도 1b에 도시한 바와같이 패터닝된 포토레지스트(5)를 마스크로 이용하여 식각공정을 통해 상기 제 1 절연층(3)과 폴리 실리콘층(4)을 선택적으로 식각하여 게이트 전극(4a)을 형성한다. 이때, 상기 제 1 절연층(3)은 게이트 절연막으로 사용된다.
그리고 상기 게이트 전극(4a)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성한다.
이어, 도 1c에 도시한 바와같이 게이트 전극(4a)을 포함한 전면에 제 2 절연층을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(4a) 측면에 제 2 절연층 측벽(6)을 형성한다. 그리고 상기 제 2 절연층 측벽(6)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이어서, 도 1d에 도시한 바와같이 게이트 전극(4a) 및 제 2 절연층 측벽(6)을 포함한 전면에 제 3 절연층을 증착한 후, 에치백 공정을 이용하여 제 2 절연층 측벽(6) 측면에 제 3 절연층 측벽(7)을 형성한다.
그리고 상기 게이트 전극(4a) 및 반도체 기판(1)상에 금속층을 증착하고 열처리 공정을 통해 노출된 게이트 전극(4a) 및 반도체 기판(1)에 실리사이드막(8)을 형성한다.
여기서, 이중 사이드-월 실리사이드막 형성은 실리사이드막 형성 공정과 관련있는 신뢰성을 향상 시킬 수 있다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
실리사이드막 형성 공정은 소자의 소오스/드레인 영역의 정션 농도가 얕아짐에 따라서 소오스/드레인 영역의 저항 증가가 발생되고, 이에따라 소자의 전류구동 능력의 감소가 발생 하였다.
또한, 실리사이드막은 소오스/드레인 영역에서 형성되므로 LDD 영역과 집적 연결되지 않고 소오스/드레인 도핑영역으로 연결이 되므로 반도체 소자의 소오스/드레인 영역의 전압감소에 따른 전류구동 능력의 감소가 발생 하였다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 이중 사이드-월의 구조로 숏-채널(short-channel)화에 따른 특성열화를 개선하는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
20 : 반도체 기판 21 : 필드 산화막
22 : 제 1 절연층 23 : 폴리 실리콘층
23a : 게이트 전극 24 : 포토레지스트
25 : 제 2 절연층 측벽 26 : 실리사이드막
27 : 제 3 절연층 측벽
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하는 공정과, 상기 게이트 전극 측면에 제 1 사이드-월을 형성하는 공정과, 노출된 상기 게이트 전극 및 반도체 기판에 실리사이드막을 형성하는 공정과, 상기 제 1 사이드-월 측면에 제 2 사이드-월을 형성하는 공정과, 상기 제 2 사이드-월을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 반도체 기판(20)에 활성영역을 정의한 후, 소자 격리영역으로 이용되는 필드 산화막(21)을 형성한다. 그리고 반도체 기판(20) 전면에 제 1 절연층(22)을 형성한 후, 상기 제 1 절연층(22)상에 게이트 전극으로 이용되는 폴리 실리콘층(23)을 형성하고, 상기 폴리 실리콘층(23)상에 포토레지스트(24)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다.
이어서, 도 2b에 도시한 바와같이 패터닝된 포토레지스트(24)를 마스크로 이용하여 식각공정을 통해 상기 제 1 절연층(22) 및 폴리 실리콘층(23)을 선택적으로 식각하여 게이트 전극(23a)을 형성한다. 이때, 상기 제 1 절연층(22)은 게이트 절연막으로 사용된다.
그리고 상기 게이트 전극(23a)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성한다.
이어, 도 2c에 도시한 바와같이 게이트 전극(23a)을 포함한 전면에 제 2 절연층을 증착한 후, 에치백 공정을 이용하여 상기 게이트 전극(23a) 측면에 제 2 절연층 측벽(25)을 형성한다. 그리고 상기 게이트 전극(23a) 및 제 1 절연층 측벽(25)을 포함한 전면에 금속층을 증착한 후, 열처리 공정을 이용하여 노출된 상기 게이트 전극(23a) 및 반도체 기판(20)에 실리사이드막(26)을 형성한다.
이어서, 도 2d에 도시한 바와같이 남아있는 금속층을 제거한 후, 상기 제 2 절연층 측벽(25)을 포함한 기판(20) 전면에 제 3 절연층을 증착하고, 에치백 공정을 이용하여 상기 제 2 절연층 측벽(25)의 측면에 제 3 절연층 측벽(27)을 형성한다. 이때, 상기 제 3 절연층 측벽(27)은 상기 제 2 절연층 측벽(25)과 성질이 다른 물질을 사용한다.
그리고 상기 제 3 절연층 측벽(26)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
실리사이드막이 소오스/드레인 영역과 LDD 영역에 집적 연결되어 있기 때문에 소오스/드레인 영역에서의 전압강하에 따른 전류구동의 감소를 감소 시킬 수 있다.
또한, 소오스/드레인의 도핑 영역이 게이트 전극과 멀리 떨어지기 때문에 전기장이 감소되고, BV 특성과 핫-캐리어(Hot-carrier) 특성을 개선 시킬 수 있다.
그리고 이중 싸이드-월 형성시 서로 성질이 다른 물질을 사용하므로 후 공정의 콘택 형성시 싸이드-월 식각손상을 방지 시킬 수 있다.
Claims (3)
- 반도체 기판상에 게이트 전극을 형성하는 공정과;상기 게이트 전극을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역을 형성하는 공정과;상기 게이트 전극 측면에 제 1 싸이드-월을 형성하는 공정과;노출된 상기 게이트 전극 및 반도체 기판에 실리사이드막을 형성하는 공정과;상기 제 1 싸이드-월 측면에 제 2 싸이드-월을 형성하는 공정과;상기 제 2 싸이드-월을 마스크로 이용하여 고농도 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리사이드막 형성공정은,제 1 싸이드-월 형성후, 상기 게이트 전극을 포함한 기판 전면에 금속층을 형성하는 공정과;열처리 공정을 이용하여 노출된 게이트 전극 및 반도체 기판에 실리사이드막을 형성하는 공정과;실리사이드막 형성후 남아있는 금속층을 제거하는 공정을 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 싸이드-월은 서로 성질이 다른 물질을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970008815A KR19980073505A (ko) | 1997-03-14 | 1997-03-14 | 반도체 소자의 제조방법 |
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|---|---|---|---|
| KR1019970008815A KR19980073505A (ko) | 1997-03-14 | 1997-03-14 | 반도체 소자의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR19980073505A true KR19980073505A (ko) | 1998-11-05 |
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ID=65985408
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019970008815A KR19980073505A (ko) | 1997-03-14 | 1997-03-14 | 반도체 소자의 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR19980073505A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423904B1 (ko) * | 2002-03-26 | 2004-03-22 | 삼성전자주식회사 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
-
1997
- 1997-03-14 KR KR1019970008815A patent/KR19980073505A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423904B1 (ko) * | 2002-03-26 | 2004-03-22 | 삼성전자주식회사 | 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법 |
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