KR100252858B1 - 반도체소자 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 게이트전극 에지부 아래에도 다수의 LDD영역을 형성함으로써, 핫 캐리어를 방지하여 소자의 신뢰성을 향상시키기 위한 반도체소자를 제공하기 위한 것으로써, 반도체기판과, 상기 반도체기판상의 소정부분에 형성된 제 1 두께를 갖는 게이트절연막상에 형성된 게이트전극과, 상기 게이트전극 양측면에 차례로 형성된 다수층의 도전성측벽들과, 상기 도전성측벽들과 상기 반도체기판 사이에 형성된 제 2 두께를 갖는 게이트절연막과, 상기 각 도전성측벽들에 상응하는 반도체기판 표면내에 형성된 다수의 LDD영역들과, 상기 도전성측벽들중 최외각 도전성측벽 양측의 반도체기판 표면내에 형성된 소오스 및 드레인 불순물영역을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로 특히, 핫-캐리어 효과를 방지하는데 적당한 반도체소자및 이의 제조방법에 관한 것이다.
일반적으로 반도체 집적회로에 있어서, 성능이 우수하면서 고집적화된 반도체집적회로를 얻기 위해 반도체 집적회로를 구성하는 트랜지스터의 사이즈를 줄이기 위한 연구가 계속되고 있다.
이러한 노력의 결과로 반도체 집적회로의 제조기술이 서브 마이크론(sub-micron)수준으로 스케일 다운(scale down)되기에 이르렀다.
반도체소자의 축소크기는 수평치수의 축소와 아울러 이에 비례한 수직치수의 축소가 이루어져야 여러소자의 특성들과의 균형을 이룰 수 있다.
즉, 소자의 크기가 줄어들면 예컨대, 트랜지스터에 있어서 소오스와 드레인간의 간격이 가까워지면 원하지 않는 소자의 특성변화가 발생하게 되는데 그 대표적인 것이 숏 채널(short channel)효과이다.
숏 채널효과를 해결하기 위해서는 수평치수(게이트 길이)의 축소와 아울러 수직치수(게이트절연막의 두께, 접합깊이 등)를 줄여야하며, 또한 이에따라 인가전압을 낮추고 기판의 도핑농도를 높이며 특히 채널영역의 도핑 프로파일을 조절하여야 한다.
그러나 소자의 동작전원은 그 소자를 사용하는 전자제품에서 요구하는 값을 만족시켜야 하므로 반도체소자의 치수는 축소되고 있지만 아직 반도체를 사용하는 전자제품에서 요구하는 동작전원은 감소되지 않고 있기 때문에 반도체소자 특히, NMOS트랜지스터의 경우 소오스와 드레인 사이의 간격이 줄어들게 됨에 따라 발생하는 숏 채널효과로 인하여 소오스에서 인가된 전자가 드레인 근처의 급격한 고전계에 의해 가속되어 발생하는 핫 캐리어(hot carrier)에 취약한 구조를 가지게 된다.
이러한 핫 캐리어는 숏 채널과 높은 인가전압에서 기인한 드레인 접합 근처에서 매우 높은 전계가 그 원인이다.
이하, 종래 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1d는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와같이, 선택적으로 필드산화막(도시되지 않음)이 형성된 반도체기판(11)상의 활성영역에 게이트절연막(12)을 형성한다.
그리고, 상기 게이트절연막(12)상에 게이트전극용 폴리실리콘층(13)과 캡절연막(14)을 차례로 형성한다.
이어, 도 1b에 도시한 바와같이, 상기 캡절연막(14)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다.
상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 캡 절연막(14), 폴리실리콘층(13)을 차례로 제거하여 게이트전극(13a)을 형성한다.
이후, 도 1c에 도시한 바와같이 상기 게이트전극(13a)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(13a)양측의 기판(11)표면내에 LDD영역(15)을 형성한다.
이어서, 상기 게이트전극(13a)을 포함한 반도체기판(11)전면에 절연층을 형성한 후, 상기 절연층을 에치백하여 도 1d에 도시한 바와같이 상기 게이트전극(13a)양측면에 절연측벽(1a)을 형성한다.
그리고, 상기 절연측벽(16) 및 게이트전극(13a)을 마스크로 이용한 불순물 이온주입으로 소오스 및 드레인 불순물영역(17,17a)을 형성한다.
그러나 상기와 같은 종래 반도체소자 제조방법은 소자가 집적화됨에 따라 채널길이가 감소하게 되고, 이로인해 핫 캐리어 효과를 초래하여 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 계단형상의 게이트절연막과, 소오스 및 드레인접합 근처의 도핑농도를 다중으로하여 핫 캐리어를 방지하는데 적당한 반도체소자 및 이의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1d는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2는 본 발명에 따른 반도체소자의 구조단면도
도 3a 내지 3g는 본 발명에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,21 : 반도체기판 27,30,33 : 제 1, 제 2, 제 3 도전성측벽
25,28,31 : 제 1, 제 2, 제 3 LDD영역
상기의 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판과, 상기 반도체기판상의 소정부분에 형성된 제 1 두께를 갖는 게이트절연막상에 형성된 게이트전극과, 상기 게이트전극 양측면에 차례로 형성된 다수층의 도전성측벽들과, 상기 도전성측벽들과 상기 반도체기판 사이에 형성된 제 2 두께를 갖는 게이트절연막과, 상기 각 도전성측벽들에 상응하는 반도체기판 표면내에 형성된 다수의 LDD영역들과, 상기 도전성측벽들중 최외각 도전성측벽 양측의 반도체기판 표면내에 형성된 소오스 및 드레인 불순물영역을 포함하여 구성되고, 본 발명의 반도체소자 제조방법은 반도체기판상의 소정부분에 제 1 두께를 갖는 게이트절연막을 형성한 후, 상기 게이트절연막상에 캡절연막을 갖는 게이트전극을 형성하는 공정과, 상기 게이트전극의 양측면에 차례로 다수층의 도전성측벽들을 형성하는 공정과, 상기 각 도전성측벽들에 상응하는 반도체기판의 표면내에 다수의 LDD영역들을 형성하는 공정과, 상기 도전성측벽들중 최외각의 도전성측벽 양측의 반도체기판 표면표면내에 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체소자의 구조단면도이다.
도 2에 도시한 바와같이, 제 1 두께를 갖는 게이트절연막상에 형성된 게이트전극(24)과, 상기 게이트전극(24)양측에 형성된 제 1 도전성측벽(27)과, 상기 제 1 도전성측벽(27)의 측면에 형성된 제 2 도전성측벽(30)과, 상기 제 2 도전성측벽(30)의 측면에 형성된 제 3 도전성측벽(33)과, 상기 제 1, 제 2, 제 3 도전성측벽(27,30,33)에 상응하는 반도체기판(21)의 표면내에 형성된 제 1, 제 2, 제 3 LDD영역(25,28,31)과, 상기 제 3 도전성측벽(33)양측의 반도체기판(21)표면내에 형성된 소오스 및 드레인 불순물영역(34,34a)을 포함하여 구성된다.
여기서, 상기 제 1, 제 2, 제 3 도전성측벽(27,30,33)들과 상기 반도체기판(21)사이에는 상기 제 1 두께를 갖는 게이트절연막보다 더 두꺼운 게이트절연막이 형성된다.
그리고, 상기 제 2 LDD영역(28)의 접합깊이 및 불순물농도는 제 1 LDD영역(25)보다 더 깊고 크다.
상기 제 3 LDD영역(31)의 접합깊이 및 불순물농도는 상기 제 2 LDD영역(28)보다 더 깊고 크다.
또한, 상기 제 1, 제 2, 제 3 도전성측벽(27,30,33)들은 폴리실리콘으로 이루어진다.
이와같이 구성된 본 발명의 반도체소자 제조방법을 설명하면 다음과 같다.
도 3a 내지 3g는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
도 3a에 도시한 바와같이, 반도체기판(21)상에 제 1 게이트절연막(22)을 형성한다.
상기 제 1 게이트절연막(22)상에 폴리실리콘층과 절연층을 차례로 증착한 후 선택적으로 제거하여 캡절연막(23)을 갖는 게이트전극(24)을 형성한다.
이어, 상기 게이트전극(24)을 마스크로 이용한 불순물 이온주입으로 상기 게이트전극(24)양측의 반도체기판(21)표면내에 제 1 LDD영역(25)을 형성한다.
그리고, 상기 게이트전극(24)을 포함한 기판(21)전면에 절연층을 형성한 후, 에치백하여 상기 게이트전극(24)의 양측면에 제 1 절연측벽(26)을 형성하고, 산화공정을 실시한다.
따라서, 상기 캡절연막(23)과, 상기 제 1 절연측벽(26)하부의 제 1 게이트절연막(22)의 두께가 상기 산화공정에 의해 증가하게 된다.
이때, 상기 제 1 절연측벽(26)은 실리콘질화막으로 이루어진다.
이어, 도 1c에 도시한 바와같이 상기 제 1 절연측벽(26)을 제거한 후, 상기 게이트전극(24)을 포함한 기판(21)전면에 도전성물질을 증착한 후, 에치백하여 제 1 절연측벽(26)이 제거된 위치에 제 1 도전성측벽(27)을 형성한다.
이때, 상기 제 1 절연측벽(26)은 인산을 이용한 습식(wet)처리를 함으로써 제거된다.
이어, 상기 제 1 도전성측벽(27) 및 게이트전극(24)을 마스크로 이용한 불순물 이온주입을 통해 제 2 LDD영역(28)을 형성한다.
이때, 상기 제 2 LDD영역(28)을 형성하기 위해 주입되는 불순물의 농도는 상기 제 1 LDD영역(25)을 형성하기 위해 주입되는 불순물의 농도보다 더 크다.
이어서, 도 3d에 도시한 바와같이 상기 제 1 도전성측벽(27)을 포함한 반도체기판(21)전면에 절연층을 형성한 후 에치백하여 상기 제 1 도전성측벽(27)의 측면에 제 2 절연측벽(29)을 형성한다.
이때, 상기 제 2 절연측벽(29)은 상기 제 1 절연측벽(26)과 마찬가지로 실리콘질화막으로 이루어진다.
이와같이 제 2 절연측벽(29)을 형성한 후, 산화공정을 실시한다.
따라서, 상기 제 2 절연측벽(29)하부의 게이트절연막은 상기 제 1 도전성측벽(27)하부의 게이트절연막보다 더 증가하게 되며, 상기 캡절연막(23)의 두께도 산화공정에 의해 더 증가하게 된다.
이어, 도 3e에 도시한 바와같이, 상기 제 2 절연측벽(29)을 인산을 이용한 습식(wet)처리를 통해 제거한 후, 전면에 도전성물질을 증착한다.
그리고, 상기 도전성물질을 에치백하여 상기 제 1 도전성측벽(27)의 측면에 제 2 도전성측벽(30)을 형성한다.
이어, 상기 제 2 도전성측벽(30) 및 게이트전극(24)을 마스크로 이용한 불순물 이온주입을 통해 제 3 LDD영역(31)을 형성한다.
이때, 상기 제 3 LDD영역(31)을 형성하기 위해 주입된 불순물의 농도는 상기 제 2 LDD영역(28)을 형성하기 위해 주입된 불순물의 농도보다 더 높다.
이어서, 도 3f에 도시한 바와같이, 상기 제 2 도전성측벽(30)을 포함한 기판(21)전면에 절연층을 형성한 후, 에치백하여 상기 제 2 도전성측벽(30)의 측면에 제 3 절연측벽(32)을 형성한다.
그리고, 산화공정을 수행하면, 상기 제 3 절연측벽(32)하부의 게이트절연막은 상기 제 2 도전성측벽(30)하부의 게이트절연막보다 더 증가하고, 동시에 상기 캡절연막(23)의 두께도 증가하게 된다.
이어, 도 3g에 도시한 바와같이, 상기 제 3 절연측벽(31)을 상기 제 2 절연측벽(29)제거시와 동일한 공정으로 제거한 후, 제 2 도전성측벽(30)을 포함한 기판(21)전면에 도전성물질을 증착한다.
그리고, 상기 도전성물질을 에치백하여 상기 제 2 도전성측벽(30)의 측면에 제 3 도전성측벽(33)을 형성한다.
이어, 상기 제 3 도전성측벽(33) 및 게이트전극(24)을 마스크로 이용한 불순물 이온주입으로 상기 제 3 도전성측벽(33)양측의 반도체기판(21)내에 소오스 및 드레인 불순물영역(34,34a)을 형성하면, 본 발명에 따른 반도체소자 제조공정이 완료된다.
여기서, 상기 제 1, 제 2, 제 3 도전성물질은 폴리실리콘이며, 상기 제 2 LDD영역(28)의 접합깊이는 제 1 LDD영역(25)보다 더 깊고, 상기 제 3 LDD영역(31)은 제 2 LDD영역(28)보다 더 깊게 형성된다.
그리고, 상기 제 1, 제 2, 제 3 도전성측벽(27,30,33)하부의 게이트절연막은 상기 게이트전극(24)하부보다 더 두껍게 형성된다.
이상 상술한 바와같이, 본 발명의 반도체소자 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트전극의 하부보다 게이트전극 양측의 게이트절연막의 두께를 더 두껍게 형성하고, 다중 LDD영역을 형성함으로써 핫 캐리어를 방지하는 효과가 있다.
둘째, 도전성측벽들을 게이트전극으로 사용하기 때문에 결과적으로 게이트전극으로 사용되는 도전성측벽 하부까지도 다수의 LDD영역을 형성하는 것과 같은 효과를 갖게되어 전계의 감소에 따른 핫 캐리어를 방지할 수 있다.
Claims (8)
- 반도체기판과,상기 반도체기판상의 소정부분에 형성된 제 1 두께를 갖는 게이트절연막상에 형성된 게이트전극과,상기 게이트전극 양측면에 차례로 형성된 다수층의 도전성측벽들과,상기 도전성측벽들과 상기 반도체기판 사이에 형성된 제 2 두께를 갖는 게이트절연막과,상기 각 도전성측벽들에 상응하는 반도체기판 표면내에 형성된 다수의 LDD영역들과,상기 도전성측벽들중 최외각 도전성측벽 양측의 반도체기판 표면내에 형성된 소오스 및 드레인 불순물영역을 포함하여 구성되는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 도전성측벽들은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 다수의 LDD영역은 상기 게이트전극의 에지부분에서 소오스 및 드레인 불순물영역쪽으로 갈수록 불순물 농도가 증가하는 것을 특징으로 하는 반도체소자.
- 제 1 항에 있어서,상기 제 2 두께를 갖는 게이트절연막은 상기 게이트전극의 에지부분에서 상기 소오스 및 드레인 불순물영역쪽으로 갈수록 더 두꺼워지는 것을 특징으로 하는 반도체소자.
- 제 4 항에 있어서,상기 제 2 두께를 갖는 게이트절연막은 상기 게이트전극 하부의 제 1 두께를 갖는 게이트절연막보다 더 두꺼운 것을 특징으로 하는 반도체소자.
- 반도체기판상의 소정부분에 제 1 두께를 갖는 게이트절연막을 형성한 후, 상기 게이트절연막상에 캡절연막을 갖는 게이트전극을 형성하는 공정과,상기 게이트전극의 양측면에 차례로 다수층의 도전성측벽들을 형성하는 공정과,상기 각 도전성측벽들에 상응하는 반도체기판의 표면내에 다수의 LDD영역들을 형성하는 공정과,상기 도전성측벽들중 최외각의 도전성측벽 양측의 반도체기판 표면표면내에 소오스 및 드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서,상기 다수층의 도전성측벽들을 형성하는 공정은, 상기 게이트전극을 마스크로 이용한 불순물 주입으로 게이트전극 양측의 기판 표면내에 제 1 LDD영역을 형성하는 공정과,상기 게이트전극을 포함한 전면에 절연층을 형성한 후 에치백하여 게이트전극 양측면에 제 1 절연측벽을 형성한 후, 기판을 산화시키는 공정과,상기 제 1 절연측벽을 제거한 후, 상기 게이트전극을 포함한 전면에 폴리실리콘층을 형성하는 공정과,상기 폴리실리콘층을 에치백하여 상기 제 1 절연측벽이 제거된 위치에 제 1 도전성측벽을 형성하는 공정과,상기 제 1 도전성측벽을 마스크로 이용한 불순물 주입으로 제 2 LDD영역을 형성하는 공정과,상기 절연측벽 형성 및 산화, 그리고 절연측벽 제거 및 도전성측벽 형성공정을 반복수행하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 6 항에 있어서,상기 도전성측벽들과 반도체기판 사이에는 상기 제 1 두께를 갖는 게이트절연막보다 더 두껍운 제 2 두께를 갖는 게이트절연막이 형성되는 것을 특징으로 하는 반도체소자 제조방법.
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| KR1019970070053A KR100252858B1 (ko) | 1997-12-17 | 1997-12-17 | 반도체소자 및 이의 제조방법 |
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