KR19990041580A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 숏 채널 효과(Short Channel Effect)를 방지하여 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역이 형성된 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 기판의 전면에 게이트 절연막 및 전도층을 형성하는 단계와, 그리고 상기 전도층을 선택적으로 식각하여 상기 트랜치 및 그에 인접한 기판상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 숏 채널 효과(Short Channel Effect)를 방지하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 집적회로 제조에 있어서, 성능이 우수하면서 고집적화된 반도체 칩 집적회로를 구성하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 크기를 줄이기 위한 노력이 계속되어 왔다.
이러한 노력의 결과로 반도체 집적회로의 제조기술이 서브 마이크론(Sub-micron) 수준으로 스케일 다운(Scale Down)되기에 이르렀다.
반도체 소자의 축소 크기는 수평치수의 축소와 아울러 이에 비례한 수직치수의 축소가 이루어져야 여러 소자의 특성들과의 균형을 이룰 수 있게 된다.
즉, 소자의 크기가 줄어들어 예컨데 트랜지스터에 있어서 소오스와 드레인간의 간격이 가까워지면 원하지 않는 소자의 특성변화가 발생하게 되는데 그 대표적인 것이 숏 채널 효과이다.
상기와 같은 고집적화에 따른 숏 채널 효과를 개선하기 위하여 게이트 측벽의 하측에 저농도의 접합을 형성하는 LDD(Lightly Doped Drain) 구조를 채택하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 p형 반도체 기판(11)상에 게이트 절연막(12)과 게이트 전극용 폴리 실리콘(13)을 형성하고, 상기 폴리 실리콘(13)상에 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 게이트 전극이 형성될 영역만 남도록 패터닝(Patterning)한다.
도 1b에 도시한 바와같이 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.
도 1c에 도시한 바와같이 상기 포토레지스트(14)를 제거하고, 상기 게이트 전극(13a)을 마스크로 이용한 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11)의 표면내에 LDD 영역(15)을 형성한다.
도 1d에 도시한 바와같이 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백공정을 실시하여 상기 게이트 전극(14a) 양측면에 절연막 측벽(16)을 형성한다.
이어, 상기 절연막 측벽(16) 및 게이트 전극(14a)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(15)과 연결되는 소오스/드레인 불순물 영역(17)을 형성한다.
그러나 상기와 같은 반도체 소자의 제조방법에 있어서 게이트를 형성한 후 소오스/드레인 영역을 형성하기 때문에 소오스/드레인용 이온주입시 측면 확산으로 인해 채널이 좁아져 숏 채널 효과에 의해 소자의 특성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역을 형성한 후 게이트 전극을 형성하여 숏 채널 효과를 방지하여 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 포토레지스트
23 : 소오스/드레인 불순물 영역 24 : 제 2 포토레지스트
25 : 트랜치 26 : 게이트 절연막
27 : 폴리 실리콘 27a : 게이트 전극
28 : 제 3 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역이 형성된 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 기판의 전면에 게이트 절연막 및 전도층을 형성하는 단계와, 그리고 상기 전도층을 선택적으로 식각하여 상기 트랜치 및 그에 인접한 기판상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 p형 반도체 기판(21)상에 제 1 포토레지스트(Photo Resist)(22)를 도포한 후, 노광 및 현상공정으로 반도체 기판(21)의 표면이 소정부분 오픈(Open)되도록 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(22)를 마스크로 이용하여 소오스/드레인용 n형 불순물 이온을 주입한 후 열처리공정을 실시하여 상기 반도체 기판(21)의 표면내에 소오스/드레인 불순물 영역(23)을 형성한다.
도 2b에 도시한 바와같이 상기 제 1 포토레지스트(22)를 제거하고, 상기 반도체 기판(21)의 전면에 제 2 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 상기 소오스/드레인 불순물 영역(23) 중앙부분의 표면이 오픈되도록 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(24)를 마스크로 이용하여 상기 소오스/드레인 불순물 영역(23)의 중앙부분 및 반도체 기판(21)을 소정깊이로 식각하여 트랜치(25)를 형성한다.
여기서 상기 트랜치(25)는 소오스/드레인 불순물 영역(23) 보다 깊게 형성하고, 상기 트랜치(25)의 깊이를 조절하여 채널길이를 조절한다.
도 2c에 도시한 바와같이 상기 제 2 포토레지스트(24)를 제거하고, 상기 트랜치(25)를 포함한 반도체 기판(21)의 전면에 게이트 절연막(26) 및 폴리 실리콘(27)을 형성한다.
이어, 상기 폴리 실리콘(27)상에 제 3 포토레지스트(28)를 도포한 후, 노광 및 현상공정으로 상기 트랜치(25) 및 그에 인접한 반도체 기판(21)상에만 남도록 패터닝한다.
도 2d에 도시한 바와같이 상기 패터닝된 제 3 포토레지스트(28)를 마스크로 이용하여 상기 폴리 실리콘(27)을 선택적으로 식각하여 게이트 전극(27a)을 형성한다.
그리고 상기 제 3 포토레지스트(28)를 제거함으로써 게이트 전극(27a)과 소오스/드레인 불순물 영역(22)으로 이루어진 트랜지스터를 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 소오스/드레인 영역을 형성한 후 기판을 소정깊이로 식각하여 채널길이를 조절함으로써 숏 채널 효과를 방지할 수 있기 때문에 소자의 특성을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 기판의 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 소오스/드레인 불순물 영역이 형성된 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계;상기 트랜치를 포함한 기판의 전면에 게이트 절연막 및 전도층을 형성하는 단계; 그리고상기 전도층을 선택적으로 식각하여 상기 트랜치 및 그에 인접한 기판상에 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜치의 깊이를 조절하여 채널길이를 조절함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜치는 상기 소오스/드레인 불순물 영역 보다 깊게 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970062193A KR19990041580A (ko) | 1997-11-22 | 1997-11-22 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970062193A KR19990041580A (ko) | 1997-11-22 | 1997-11-22 | 반도체 소자의 제조방법 |
Publications (1)
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|---|---|
| KR19990041580A true KR19990041580A (ko) | 1999-06-15 |
Family
ID=66093191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970062193A KR19990041580A (ko) | 1997-11-22 | 1997-11-22 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990041580A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113053766A (zh) * | 2021-03-08 | 2021-06-29 | 京东方科技集团股份有限公司 | 光刻胶残留检测方法、面板及制造方法和显示装置 |
-
1997
- 1997-11-22 KR KR1019970062193A patent/KR19990041580A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113053766A (zh) * | 2021-03-08 | 2021-06-29 | 京东方科技集团股份有限公司 | 光刻胶残留检测方法、面板及制造方法和显示装置 |
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