KR0171734B1 - 반도체 소자의 모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 모스(MOS) 트랜지스터의 제조방법에 있어서, 반도체 기판의 상부 표면 일정부위를 산화시켜 산화막을 형성하는 단계; 상기 산화막 상에 상기 산화막의 소정부위가 노출되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 노출된 상기 산화막을 식각하는 단계; 상기 반도체 기판 상의 산화막을 모두 제거하여 상기 반도체 기판의 소정부위가 오목하게 파이도록 형성하는 단계; 상기 오목하게 파인 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 및 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법에 관한 것이다.
Description
제1도 내지 제6도는 본 발명에 따른 모스 트랜지스터의 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 절연막 스페이서 6 : 소오스/드레인
10 : 감광막
본 발명은 반도체 소자의 MOS 트랜지스터 제조방법에 관한 것으로, 특히 게이트 전극의 유효길이를 확보할 수 있는 반도체 소자의 모스 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 증가함에 따라 MOS 트랜지스터의 게이트 길이가 짧아져 숏채널(Short Channel) 현상과 펀치쓰로우(Punchthrough)는 더욱 심하게 나타난다.
따라서, 이러한 현상을 줄이기 위한 종래의 모스 트랜지스터 제조방법은 낮은 소오스/드레인 접합을 형성하는 것이다.
그러나 상기 종래의 방법은 낮은 접합 때문에 드레인 전위가 채널 쪽으로 확장되는 것이 작아져, 숏채널 현상과 펀치쓰로우를 줄일 수 있으나, 이는 소오스/드레인 접합 형성에 일반적으로 사용되는 이온 주입 방법에서, 일정한 값 이상의 주입 에너지를 필요로 하는 이유 때문에 접합 깊이를 줄이는 데에는 한계가 있다.
숏채널 현상과 펀치쓰로우를 줄이기 위한 종래의 다른 방법은 게이트를 소오스/드레인보다 낮은 위치에 만드는 것이 있다.
이 방법은 주로 필드 산화막(Field Oxide layer)을 만드는 방법으로 게이트가 형성될 부분을 산화시킨 후 실리콘 질화막과 실리콘 산화막을 제거하는 방법과, 게이트가 형성될 부분을 감광막으로 현상한 후 건식 식각하는 방법으로 분류될 수 있다.
그러나, 전자의 방법은 실리콘 질화막을 사용함으로써 발생하는 불순물 입자(particle) 및 공정상의 복잡함이 따르고, 후자의 방법은 건식 식각에 의한 손상(damage)으로 인한 트랜지스터의 특성저하가 생길 수 있다는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 산화막 두께의 차이에 따라 산소가 산화막-실리콘 계면까지 확산되어 들어가는 양에 차이가 생기고, 이에 따라 형성되는 산화막의 두께에도 차이가 생긴다는 것을 이용하여 게이트가 형성될 부분을 소오스/드레인 영역보다 낮은 위치에 채널을 형성하여 소자의 전기적 특성을 향상시키는 반도체 소자의 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 모스 트랜지스터의 제조방법에 있어서, 반도체 기판의 상부 표면 일정부위를 산화시켜 산화막을 형성하는 단계; 상기 산화막 상에 상기 산화막의 소정부위가 노출되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 노출된 상기 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하고 습식산화를 실시하는 단계; 상기 반도체 기판 상의 산화막을 모두 제거하여 상기 반도체 기판의 소정부위가 오목하게 파이도록 형성하는 단계; 상기 오목하게 파인 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 및 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제6도를 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
먼저, 제1도에 도시된 바와 같이 실리콘 기판(1)의 상부를 전체적으로 산화시켜 산화막(2)을 형성한 후, 상기 산화막(2) 상에 게이트가 형성될 부위만이 노출된 감광막 패턴(10)을 형성한다.
이어서, 제2도와 같이 상기 노출된 산화막(2)을 식각하여 제거한 후 감광막 패턴(10)을 제거하고, 제3도와 같이 실리콘 기판(1)을 습식산화 시키면 이미 산화막(2)이 있는 곳은 산소가 확산되어 들어가는 양이 작기 때문에 새로 형성되는 산화막의 두께가 얇지만 산화막이 식각된 부분은 산소의 공급이 많아져 두꺼운 산화막이 형성된다. 산화막이 형성될 때 산화막 두께의 절반 정도에 해당하는 실리콘 기판이 손실되기 때문에, 이후에 이 산화막을 습식식각에 의해 제거하면, 채널 영역이 소오스/드레인 영역보다 낮아지게 된다.
계속하여, 제4도와 같이 상기 산화막(2)을 제거한 후 제5도와 같이 노출된 실리콘 기판(1) 상에 게이트 산화막(3)과 게이트 전극(4)을 형성한다.
끝으로, 제6도와 같이 n-이온을 주입하고, 상기 게이트 전극(4) 측벽에 절연막 스페이서(5)를 형성한 후, n+이온을 주입하여 일반적인 LDD(Lightly Doped Drain)의 소오스/드레인(6)을 형성한다.
상기와 같이 이루어지는 본 발명은 드레인 전위가 채널 쪽으로 확장되는 것을 감소시켜 숏채널 현상 및 펀치쓰로우를 억제하며, 실리콘 기판을 산화시키고 그 산화막을 습식식각하는 공정을 사용함으로써, 실리콘 질화막을 사용할 때 발생하는 불순물 입자의 발생을 최소화하며, 공정의 복잡성 문제 및 실리콘 기판을 건식식각에서 오는 식각손상에 의한 트랜지스터의 특성 저하 문제를 개선할 수 있어 양호한 전기적 특성을 갖는 트랜지스터를 얻을 수 있는 효과가 있다.
Claims (2)
- 모스(MOS) 트랜지스터의 제조방법에 있어서, 반도체 기판의 상부 표면 일정부위를 산화시켜 산화막을 형성하는 단계; 상기 산화막 상에 상기 산화막의 소정부위가 노출되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 노출된 상기 산화막을 식각하는 단계; 상기 감광막 패턴을 제거하고 습식산화를 실시하는 단계; 상기 반도체 기판 상의 산화막을 모두 제거하여 상기 반도체 기판의 소정부위가 오목하게 파이도록 형성하는 단계; 상기 오목하게 파인 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 및 소오스/드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제1항에 있어서, 상기 소오스/드레인(6)을 형성하는 단계는, 게이트 전극 형성후 실리콘 기판에 n-이온을 주입하는 단계; 상기 게이트 전극(4) 측벽에 절연막 스페이서(5)를 형성하는 단계; 및 n+이온을 주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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