KR100811386B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100811386B1
KR100811386B1 KR1020070025692A KR20070025692A KR100811386B1 KR 100811386 B1 KR100811386 B1 KR 100811386B1 KR 1020070025692 A KR1020070025692 A KR 1020070025692A KR 20070025692 A KR20070025692 A KR 20070025692A KR 100811386 B1 KR100811386 B1 KR 100811386B1
Authority
KR
South Korea
Prior art keywords
layer
region
gate
channel structure
amorphous silicon
Prior art date
Application number
KR1020070025692A
Other languages
English (en)
Inventor
전윤석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070025692A priority Critical patent/KR100811386B1/ko
Priority to US11/819,613 priority patent/US20080224208A1/en
Application granted granted Critical
Publication of KR100811386B1 publication Critical patent/KR100811386B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 3차원 리세스 채널 구조와 듀얼 폴리 게이트(Dual poly gate) 구조를 적용한 씨모스 전계 효과 트랜지스터(CMOSFET) 형성 시, 하부 게이트 전극과 상부 게이트 전극 사이에 계면 특성을 향상시킬 수 있는 언도프트 비정질 실리콘층을 포함하도록 반도체 소자를 설계함으로써, 계면 특성이 향상된 듀얼 폴리 게이트의 제작이 가능하여 소자의 특성과 수율을 증가시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 2a 내지 2i는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 소자 분리 구조
130 : 3차원 리세스 채널 구조 140 : 게이트 절연막
150 : 하부 게이트 전극 160 : 언도프트 비정질 실리콘층
170 : 배리어층 180 : 상부 게이트 전극
1000n : 엔모스(NMOS) 영역 1000p : 피모스(PMOS) 영역
210: 반도체 기판 212 : 패드 절연막
214: 하드 마스크층 216 : 감광막 패턴
220: 소자 분리 구조 222 : 리세스 영역
224: 제 1 리세스 226 : 제 2 리세스
230: 리세스 채널 구조 240 : 게이트 절연막
250: 하부 게이트 전극용 도전층 252 : 감광막 패턴
254: 이온주입 공정 260 : 언도프트 비정질 실리콘층
270: 배리어층 280 : 상부 게이트 도전층
290: 하드 마스크층 292 : 게이트 구조물
2000n : 엔모스 영역 2000p : 피모스 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 특성이 향상된 듀얼 폴리 게이트(Dual poly gate) 구조가 구비된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 지속적으로 증가함에 따라 낮은 셀 접촉 저항과, 충분한 리프레쉬 특성 및 피모스(PMOS) 특성을 확보하기 위해 반도체 소자의 제조에 있어서 3차원 리세스 채널 구조와 듀얼 폴리 게이트 구조의 적용은 필수적이다. 3차원 리세스 채널 구조를 구비한 소자에 듀얼 폴리 게이트 구조를 적용할 때, 여러가지 사항을 고려해야 한다. 예를 들면, 어떻게 고농도의 엔-형(N-type) 불순물을 도핑할 것인가? 다음은 3차원 리세스 채널 구조와 듀얼 폴리 게이트 구조를 적용할 때 고려해야 할 사항들이다.
3차원 리세스 채널 구조의 경우 이온주입 방법으로 게이트 폴리실리콘층에 불순물을 도핑하는 것은 구조적으로 어렵다. 예를 들면, 3차원 리세스 채널 구조에서 게이트 폴리실리콘층에 원하는 농도의 불순물을 도핑하고 이를 활성화하기 위해 서는 고농도의 이온주입과 높은 열처리가 요구된다. 이러한 경우, 불순물의 확산 거리의 차이에 의해 리세스 채널 구조 상부에서는 게이트 절연막을 통해 보론(B)과 같은 피-형 불순물의 침투가 증가하고, 리세스 채널 구조 하부에서는 인(P)와 같은 엔-형 불순물의 농도가 낮아진다.
듀얼 폴리 게이트 구조의 경우 피모스 형성을 위한 고농도 카운터 도핑 후 게이트 폴리와 후속 금속층 사이에 계면 이상 반응이 유발되어 소자의 특성이 저하된다. 예를 들면, 카운터 도핑을 위해 감광막을 이용하여 피모스 영역을 노출하나, 고농도의 피-형 불순물은 감광막의 물성을 변화를 주어 후속 감광막 제거 공정을 어렵게 만든다. 이에, 과도한 플라즈마 스트립 공정과 세정 공정의 추가가 요구되며, 이로써 게이트 폴리의 표면에 심각한 손상을 준다. 따라서, 후속 배리어층과 금속층 형성 시 토폴로지 문제점과 계면 이상 반응을 유발하게 되어 소자 특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 구비한 반도체 기판에 3차원 리세스 채널 구조를 구비하며, 3차원 리세스 채널 구조를 매립하는 불순물이 도핑된 도전층으로 하부 게이트 전극을 구비하고, 하부 게이트 전극과 상부 게이트 전극 사이에 계면 특성을 향상시킬 수 있는 언도프트 비정질 실리콘층을 구비하도록 반도체 소자를 설계함으로써, 특성이 향상된 듀얼 폴리 게이트의 제작이 용이하여 소자의 특성과 수율을 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
엔모스(NMOS) 영역과 피모스(PMOS) 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 반도체 기판 내에 위치되는 3차원 리세스 채널 구조와, 3차원 리세스 채널 구조를 포함한 게이트 영역의 활성 영역 상부에 위치하는 게이트 절연막과, 엔모스 영역과 피모스 영역의 3차원 리세스 채널 구조를 매립하며, 게이트 절연막 상부에 형성되는 언도프트 비정질 실리콘층을 포함한 듀얼 폴리 게이트를 포함하되, 듀얼 폴리 게이트는 불순물이 도핑된 폴리실리콘층으로 형성된 하부 게이트 전극, 언도프트 비정질 실리콘층 및 텅스텐층으로 형성된 상부 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
엔모스 영역과 피모스 영역을 구비한 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 형성하는 단계와, 활성 영역의 반도체 기판 내에 3차원 리세스 채널 구조를 형성하는 단계와, 3차원 리세스 채널 구조를 포함한 엔모스 영역과 피모스 영역의 활성 영역 상부에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상부에 불순물이 도핑된 도전층을 형성하여 3차원 리세스 채널 구조를 매립하는 단계와, 불순물이 도핑된 도전층 상부에 계면 특성을 향상시키기 위한 언도프트 비정질 실리콘층을 형성하는 단계와, 언도프트 비정질 실리콘층 상부에 금속층을 형성하는 단계와, 금속층, 언도프트 비정질 실리콘층 및 불순물이 도핑된 도전층을 패 터닝하여 엔모스 영역과 피모스 영역에 각각 엔모스 게이트 구조물과 피모스 게이트 구조물을 포함한 듀얼 폴리 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 반도체 소자는 엔모스(NMOS) 게이트와 피모스(PMOS) 게이트의 듀얼 폴리 게이트(Dual poly gate)를 구비한 씨모스(CMOS) 트랜지스터를 도시한다. 이때, 반도체 소자는 소자 분리 구조(120), 3차원 리세스 채널 구조(130), 게이트 절연막(140), 하부 게이트 전극(150), 언도프트 비정질 실리콘층(160), 배리어층(170) 및 상부 게이트 전극(180)을 포함한다.
소자 분리 구조(120)는 엔모스 영역(1000n)과 피모스 영역(1000p)을 포함한 반도체 기판(110) 내에 구비되어 활성 영역을 정의한다. 3차원 리세스 채널 구조(130)는 엔모스 영역(1000n)과 피모스 영역(1000p)의 활성 영역 하부의 반도체 기판(110) 내에 위치된다. 본 발명의 일 실시 예에 따르면, 3차원 리세스 채널 구조(130)는 벌브-형(Bulb-type)으로 형성된다. 또한, 벌브-형 리세스 채널 구조(130)의 깊이는 활성 영역 상부로부터 1,000~2,000Å인 것이 바람직하다. 한편, 3차원 리세스 채널 구조(130) 벌브-형 리세스 채널 구조에 한정되는 것이 아니다. 따라서, 모든 3차원 리세스 채널 구조를 구비한 셀 및 듀얼 폴리 게이트 구조에 적용할 수 있다.
또한, 게이트 절연막(140)은 3차원 리세스 채널 구조(130)를 포함한 게이트 영역(미도시)의 반도체 기판(110) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 게이트 절연막(140)은 750~950℃의 온도하의 노(爐, Furnace)에서 습식 또는 건식 산화 방법으로 20~70Å의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연막(140)은 엔모스 영역(1000n)과 피모스 영역(1000p)에서 두께를 달리하는 듀얼 게이트 절연막 방법으로 형성할 수 있다. 그리고, 게이트 절연막(140)은 플라즈마 질화 산화(Plasma nitrified oxide) 방법이나 라디칼 산화(Radical oxide) 방법으로 형성할 수 있다.
또한, 하부 게이트 전극(150)은 게이트 절연막(140) 상부에 위치되며, 3차원 리세스 채널 구조(130)를 매립한다. 본 발명의 일 실시 예에 따르면, 하부 게이트 전극(150)은 인(P)을 포함한 불순물이 도핑된 폴리실리콘층으로 형성한다. 이때, 불순물이 도핑된 폴리실리콘층은 5~80Torr의 압력과 450~600℃의 온도하에서 PH3와 SiH4를 포함한 소스 가스를 이용한 LPCVD(Low pressure chemical deposition) 방법으로 500~1,500Å의 두께로 형성한다. 또한, 도핑된 폴리실리콘층은 10~30Torr의 압력과 510~550℃의 온도하에서 600~1,000Å의 두께로 형성하는 것이 바람직하다. 한편, PH3의 도즈량은 1.0E20~3.0E20ions/㎠인 것이 바람직하다.
그리고 언도프트 비정질 실리콘층(160)은 상부 게이트 전극(180)과 하부 게이트 전극(150) 사이의 위치하며, 계면 특성을 향상시킬 수 있다. 본 발명의 일 실시 예에 따르면, 언도프트 비정질 실리콘층(160)은 5~80Torr의 압력과 450~580℃의 온도하에서 10~150Å의 두께로 형성하는 것이 바람직하다. 또한, 언도프트 비정질 실리콘층은 10~20Torr의 압력과 480~540℃의 온도하에서 30~70Å의 두께로 형성하는 것이 바람직하다.
또한, 배리어층(170)은 언도프트 비정질 실리콘층(160)과 상부 게이트 전극(180) 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 배리어층(170)은 텅스텐 실리사이드(WSix)막, 텅스텐 질화(WN)막, 티타늄(Ti)막, 티타늄 질화(TiN)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 또한, 배리어층(270)은 50~200Å의 두께로 형성하는 것이 바람직하다.
그리고, 상부 게이트 전극(180)은 배리어층(170) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 상부 게이트 전극(180)은 텅스텐(W)층을 포함한 금속층으로 형성하는 것이 바람직하다. 또한, 상부 게이트 전극(180)은 200~600Å의 두께로 형성하는 것이 바람직하다.
한편, 피모스(PMOS)를 형성하기 위하여 피모스 영역(1000p)의 하부 게이트 전극(150)은 카운터 이온주입 공정으로 피-형(P-type) 불순물 이온을 더 포함한다. 본 발명의 일 실시 예에 따른 카운터 이온주입 공정은 붕소(B11)를 포함한 불순물을 이용하며, 5.0E15~5.0E17ions/㎠의 도즈량과 1~10keV의 에너지로 수행하는 것이 바람직하다. 또한, 카운터 이온주입 공정은 1.0E16~9.0E16ions/㎠의 도즈량과 3~7keV의 에너지로 수행하는 것이 바람직하다.
도 2a 내지 2f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 엔모스 영역(2000n)과 피모스 영역(2000p)을 포함하는 반도체 기판(210) 상부에 패드 절연막(212)을 형성한 후, 소자 분리용 마스크로 패드 절연막(212) 및 반도체 기판(210)을 소정 깊이 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 트렌치를 매립한 후, 패드 절연막(212)가 노출될 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(220)를 형성한다. 이후, 소자 분리 구조(220)가 구비된 반도체 기판(210)에 불순물 이온을 주입하여 웰 및 채널 이온주입 영역(미도시)을 형성한다. 본 발명의 일 실시 예에 따르면, 패드 절연막(212)은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 패드 절연막(212)은 50~100Å의 두께로 형성하는 것이 바람직하다.
도 2b 및 2c를 참조하면, 전체 구조물 상부에 하드 마스크층(214)을 형성한 후, 하드 마스크층(214) 상부에 감광막(미도시)을 형성한다. 다음으로, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 리세스 게이트 영역을 정의하는 감광막 패턴(216)을 형성한 후, 감광막 패턴(216)을 식각 마스크로 하드 마스크층(214)과 패드 절연막(212)을 식각하여 하부의 반도체 기판(210)을 노출하는 리세스 영역(222)을 형성한다. 이후, 감광막 패턴(216)을 제거한 후, 하드 마스크층(214)을 식각 마스크로 리세스 영역(222) 하부에 노출된 반도체 기판(210)을 소정 두께 식각하여 제 1 리세스(224)를 형성한다. 본 발명의 일 실시 예에 따르면, 하드 마스크층(214)은 폴리실리콘층으로 형성하는 것이 바람직하다. 또한, 하드 마 스크층(214)은 1,000~2,000Å의 두께로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 리세스 영역(222)은 게이트 영역 내에 위치되며, 리세스 영역(222)의 폭은 게이트 영역의 그것보다 좁은 것이 바람직하다. 또한, 제 1 리세스(224) 형성을 위한 식각 공정 시 하드 마스크층(214)도 함께 제거되는 것이 바람직하다.
도 2d를 참조하면, 제 1 리세스(224) 하부에 노출된 반도체 기판(210)을 추가 식각하여 제 2 리세스(226)를 형성한다. 이때, 제 1 리세스(224)와 제 2 리세스(226)로 정의되는 리세스 채널 구조(230)가 형성되며, 제 2 리세스(226)의 수평 선폭은 제 1 리세스(224)의 그것보다 크게 형성된다. 다음으로, 패드 절연막(212)을 제거하여 리세스 채널 구조(230)를 포함한 반도체 기판(210)을 노출한 후, 리세스 채널 구조(230)를 포함한 반도체 기판(210) 상부에 리세스 채널 구조(230) 형성 시 발생된 손상을 치유하기 위한 희생 산화막(미도시)을 형성한다. 이후, 반도체 기판(210)에 문턱 전압 조절을 위하여 불순물 이온을 주입한 후, 세정 공정으로 희생 산화막을 제거하여 반도체 기판(210)을 노출한다. 그 다음, 리세스 채널 구조(230)를 포함한 반도체 기판(210) 상부에 게이트 절연막(240)을 형성한다.
본 발명의 일 실시 예에 따르면, 리세스 채널 구조(230)의 수직 깊이는 1,000~2,000Å인 것이 바람직하다. 또한, 제 2 리세스(226) 형성에 대한 식각 공정은 등방성(Isotropic) 식각 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 패드 절연막(212)에 대한 제거 공정은 습식 식각 방법으로 수행하는 것이 바람직하다. 또한, 희생 산화막의 제거를 위한 세정 공정은 불산(HF)을 포함하는 것이 바람직하다. 이때, 희생 산화막의 두께가 얇아 소자 분리 구조(220)에 손상을 최소화한다. 본 발명의 다른 실시 예에 따르면, 문턱 전압 조절을 위한 불순물 이온 주입 공정은 BF2, P31, As75와 같은 불순물을 포함하여 수행하는 것이 바람직하다.
또한, 본 발명의 다른 실시 예에 따르면, 게이트 절연막(240)은 750~950℃의 온도하의 노(爐, Furnace)에서 습식 또는 건식 산화 방식으로 20~70Å의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연막(240)에 대한 형성 공정은 엔모스 영역(2000n)과 피모스 영역(2000p)에서 게이트 절연막의 두께를 달리하는 듀얼 게이트 절연(Dual gate insulating)막 방법으로 수행될 수 있다. 그리고, 게이트 절연막(240)에 대한 형성 공정은 플라즈마 질화 산화(Plasma nitrified oxide) 방법이나, 라디컬 산화(Radical oxide) 방법으로도 수행할 수 있다.
도 2e 및 2f를 참조하면, 전체 구조물 상부에 하부 게이트 도전층(250)을 형성하여 게이트 절연막(240)을 포함한 리세스 채널 구조(230)를 매립한다. 다음으로, 하부 게이트 도전층(250) 상부에 감광막(미도시)을 형성한 후, 피모스(PMOS) 영역을 노출하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(252)을 형성한다. 이후, 전체 구조물에 피모스(PMOS) 형성을 위한 이온주입 공정(254)을 수행한다.
본 발명의 일 실시 예에 따르면, 하부 게이트 도전층(250)은 도핑된 폴리실리콘층인 것이 바람직하다. 이때, 도핑된 폴리실리콘층은 5~80Torr의 압력과 450~600℃의 온도하에서 PH3와 SiH4를 포함한 소스 가스를 이용한 LPCVD 방법으로 500~1,500Å의 두께로 형성하는 것이 바람직하다. 또한, 도핑된 폴리실리콘층은 10~30Torr의 압력과 510~550℃의 온도하에서 600~1,000Å의 두께로 형성하는 것이 바람직하다. 한편, PH3의 도즈량은 1.0E20~3.0E20ions/㎠인 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 피모스 형성을 위한 이온주입 공정(254)은 피-형(P-type) 카운터 도핑(Counter doping) 방법으로 수행하는 것이 바람직하다. 이때, 이온주입 공정(254)은 보론(B11)을 포함한 불순물 이온을 이용하며, 5.0E15~5.0E17ions/㎤의 도즈량과 1~10keV의 에너지로 수행하는 것이 바람직하다. 또한, 이온주입 공정(254)은 1.0E16~9.0E16ions/㎤의 도즈량과 3~7KeV의 에너지로 수행하는 것이 바람직하다.
도 2g 내지 2i를 참조하면, 감광막 패턴(252)을 제거한 후, 엔모스 영역(2000n)과 피모스 영역(2000p)을 포함한 반도체 기판(210) 상부에 후속 배리어층과 금속층 사이의 계면 특성을 향상시키는 언도프트 비정질 실리콘층(260)을 형성한다. 다음으로, 언도프트 비정질 실리콘층(260) 상부에 배리어층(270)을 형성한 후, 그 상부에 상부 게이트 도전층(280)과 게이트 하드 마스크층(290)을 형성한다. 이후, 게이트 하드 마스크층(290), 상부 게이트 도전층(280), 배리어층(270), 언도프트 비정질 실리콘층(260), 하부 게이트 도전층(250) 및 게이트 절연막(240)을 패터닝하여 엔모오스 영역(2000p)과 피모오스 영역(2000n)에 듀얼 폴리 게이트(292)를 형성한다.
본 발명의 일 실시 예에 따르면, 언-도프트 비정질 실리콘(260)은 5~80Torr의 압력과 450~580℃의 온도하에서 10~150Å의 두께로 형성하는 것이 바람직하다. 또한, 언-도프트 비정질 실리콘층(260)은 10~20Torr의 압력과 480~540℃의 온도하에서 30~70Å의 두께로 형성하는 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 배리어층(270)은 텅스텐 실리사이드(WSix)막, 텅스텐 질화(WN)막, 티타늄(Ti)막, 티타늄 질화(TiN)막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 또한, 배리어층(270)은 50~200Å의 두께로 형성하는 것이 바람직하다. 본 발명의 또 다른 실시 예에 따르면, 상부 게이트 도전층(280)은 텅스텐(W)층으로 형성하는 것이 바람직하다. 또한, 상부 게이트 도전층(280)은 200~600Å의 두께로 형성하는 것이 바람직하다.
한편, 본 발명은 벌브-형(Bulb-type) 리세스 채널 구조를 사용하는 듀얼 폴리 게이트(Dual poly gate)를 구현하기 위한 것이나, 이는 벌브-형 리세스 채널 구조에 한정되는 것이 아니며, 원-형(Circle-type) 리세스 채널 구조를 포함한 모든 3차원 리세스 채널 구조를 구비한 셀 및 듀얼 폴리 게이트 구조를 구현하는데 적용할 수 있을 것이다. 또한, 상술한 바와 같은 본 발명은 바람직한 실시 예에 따라 기술되어 있으나, 상기한 실시 예는 그 설명을 위한 것이며 제한하기 위한 것이 아님을 주의하여야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 높은 성능의 듀얼 폴리 게이트 구조를 구비한 씨모스(CMOS) 트랜지스터를 구현할 수 있어 소자의 특성을 향상시킬 수 있는 효과가 있다. 또한, 공정 마진을 향상시켜 소자의 수율을 증가시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (17)

  1. 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역;
    상기 활성 영역의 상기 반도체 기판 내에 위치되는 3차원 리세스 채널 구조;
    상기 3차원 리세스 채널 구조를 포함한 게이트 영역의 상기 활성 영역 상부에 위치하는 게이트 절연막; 및
    상기 엔모스 영역과 상기 피모스 영역의 상기 3차원 리세스 채널 구조를 매립하며, 상기 게이트 절연막 상부에 형성되는 언도프트 비정질 실리콘층을 포함한 듀얼 폴리 게이트를 포함하되,
    상기 듀얼 폴리 게이트는 불순물이 도핑된 폴리실리콘층으로 형성된 하부 게이트 전극, 상기 언도프트 비정질 실리콘층 및 텅스텐층으로 형성된 상부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 하부 게이트 전극은 인(P)이 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 언도프트 비정질 실리콘층의 두께는 10~150Å인 것을 특징으로 하는 반 도체 소자.
  4. 엔모스 영역과 피모스 영역을 구비한 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 형성하는 단계;
    상기 활성 영역의 상기 반도체 기판 내에 3차원 리세스 채널 구조를 형성하는 단계;
    상기 3차원 리세스 채널 구조를 포함한 상기 엔모스 영역과 상기 피모스 영역의 상기 활성 영역 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 불순물이 도핑된 도전층을 형성하여 상기 3차원 리세스 채널 구조를 매립하는 단계;
    상기 불순물이 도핑된 도전층 상부에 계면 특성을 향상시키기 위한 언도프트 비정질 실리콘층을 형성하는 단계;
    상기 언도프트 비정질 실리콘층 상부에 금속층을 형성하는 단계; 및
    상기 금속층, 상기 언도프트 비정질 실리콘층 및 상기 불순물이 도핑된 도전층을 패터닝하여 상기 엔모스 영역과 상기 피모스 영역에 각각 엔모스 게이트 구조물과 피모스 게이트 구조물을 포함한 듀얼 폴리 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 3차원 리세스 채널 구조를 형성하는 단계는
    상기 활성 영역의 상기 반도체 기판을 선택 식각하여 제 1 리세스를 형성하는 단계; 및
    상기 제 1 리세스 하부에 노출된 상기 반도체 기판을 식각하여 제 2 리세스를 형성하되, 상기 제 1 리세스와 상기 제 2 리세스에 의해 정의되는 상기 리세스 채널 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 활성 영역으로부터 상기 3차원 리세스 채널 구조의 깊이는 1,000~2,000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4항에 있어서,
    상기 게이트 절연막은 상기 엔모스 영역과 상기 피모스 영역에서 다른 두께를 갖는 듀얼 게이트 절연막 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4항에 있어서,
    상기 불순물이 도핑된 도전층은 인(P)이 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 인이 도핑된 폴리실리콘층은 PH3와 SiH4을 포함한 소스 가스를 이용한 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 PH3의 도즈량는 1.0E20~3.0E20ions/㎠인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 4항에 있어서,
    상기 피모스 영역의 상기 도전층에 카운터 도핑(Counter doping) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 카운터 도핑 공정은 붕소(B11)을 포함한 피-형(P-type) 불순물을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 4항에 있어서,
    상기 언도프트 비정질 실리콘층은 5~80Torr의 압력과 450~580℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 4항에 있어서,
    상기 언도프트 비정질 실리콘층의 두께는 10~150Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 4항에 있어서,
    상기 언도프트 비정질 실리콘층과 상기 금속층 사이에 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15항에 있어서,
    상기 배리어층은 텅스텐 실리사이드(WSix)층, 티타늄(Ti)층, 티타늄 질화(TiN)막, 텅스텐 질화(WN)막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나로 형성하며, 그 두께는 50~200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 4항에 있어서,
    상기 금속층은 텅스텐(W)층으로 형성하며, 그 두께는 250~600Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070025692A 2007-03-15 2007-03-15 반도체 소자 및 그 제조 방법 KR100811386B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070025692A KR100811386B1 (ko) 2007-03-15 2007-03-15 반도체 소자 및 그 제조 방법
US11/819,613 US20080224208A1 (en) 2007-03-15 2007-06-28 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070025692A KR100811386B1 (ko) 2007-03-15 2007-03-15 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100811386B1 true KR100811386B1 (ko) 2008-03-07

Family

ID=39398009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070025692A KR100811386B1 (ko) 2007-03-15 2007-03-15 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20080224208A1 (ko)
KR (1) KR100811386B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101052874B1 (ko) * 2008-12-09 2011-07-29 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그의 형성방법
KR101096250B1 (ko) * 2009-06-15 2011-12-22 주식회사 하이닉스반도체 심 이동을 억제시키는 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281196B2 (en) 2013-12-31 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to reduce etch variation using ion implantation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877074A (en) 1997-12-09 1999-03-02 Holtek Microelectronics, Inc. Method for improving the electrical property of gate in polycide structure
KR20020038273A (ko) * 2000-11-17 2002-05-23 박종섭 반도체 소자의 게이트 전극 형성방법
KR20050122110A (ko) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501673B2 (en) * 2005-04-04 2009-03-10 Samsung Electronics Co., Ltd. Semiconductor device multilayer structure, fabrication method for the same, semiconductor device having the same, and semiconductor device fabrication method
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877074A (en) 1997-12-09 1999-03-02 Holtek Microelectronics, Inc. Method for improving the electrical property of gate in polycide structure
KR20020038273A (ko) * 2000-11-17 2002-05-23 박종섭 반도체 소자의 게이트 전극 형성방법
KR20050122110A (ko) * 2004-06-23 2005-12-28 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101052874B1 (ko) * 2008-12-09 2011-07-29 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그의 형성방법
KR101096250B1 (ko) * 2009-06-15 2011-12-22 주식회사 하이닉스반도체 심 이동을 억제시키는 폴리게이트 도핑방법 및 이를 이용한 폴리게이트 형성방법

Also Published As

Publication number Publication date
US20080224208A1 (en) 2008-09-18

Similar Documents

Publication Publication Date Title
KR100843879B1 (ko) 반도체 소자 및 그 제조 방법
KR100423904B1 (ko) 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
US20080160698A1 (en) Method for fabricating a semiconductor device
KR100811386B1 (ko) 반도체 소자 및 그 제조 방법
KR20070020919A (ko) 리세스 채널 어레이 트랜지스터 및 그 제조 방법
TWI262561B (en) Method of forming ultra-shallow junction devices and its application in a memory device
KR100983514B1 (ko) 반도체소자 제조 방법
KR100596772B1 (ko) 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법
TWI285411B (en) Method for fabricating semiconductor device with improved refresh time
KR100806837B1 (ko) 반도체 소자의 살리사이드 형성 방법
KR20010048974A (ko) 반도체소자의 모스 트랜지스터 형성방법 및 그에 의해제조된 모스 트랜지스터
KR100707538B1 (ko) 반도체 소자의 제조방법
KR100866704B1 (ko) 반도체 소자 및 그 제조 방법
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR100290890B1 (ko) 반도체소자의제조방법
KR100965214B1 (ko) 트랜지스터 형성방법
KR20010065914A (ko) 대머신 게이트형 모스 트랜지스터 제조방법
KR101012438B1 (ko) 반도체 소자의 제조방법
KR101039143B1 (ko) ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법
KR100407999B1 (ko) 반도체 소자의 제조 방법
KR100606952B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100557915B1 (ko) 머지드 디램 엔 로직 소자의 제조방법
KR20090098136A (ko) 반도체 소자의 제조 방법
KR20020056286A (ko) 반도체 소자의 금속 게이트 제조방법
KR20070105730A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee