KR20020056286A - 반도체 소자의 금속 게이트 제조방법 - Google Patents

반도체 소자의 금속 게이트 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 게이트 제조방법에 관한 것으로, 게이트 절연막과 게이트 전극용 폴리실리콘막의 적층 구조인 트랜지스터가 형성된 반도체 기판을 형성하는 단계; 상기 반도체 기판 전면상에 배리어 박막을 증착하는 단계; 상기 배리어 박막 상부에 산화막을 증착하는 단계; 상기 산화막 상부에 금속게이트 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 산화막 및 배리어 박막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀상에 금속막을 매립하는 단계; 상기 단계까지의 결과물에 열처리 공정을 수행하여 상기 금속막과 게이트 전극용 폴리실리콘막을 반응시킴으로써, 선택적으로 금속게이트를 형성하는 단계; 반응되지 않은 금속막을 에치 백하여 상기 금속막을 리세스시키는 단계; 및 상기 결과물상에 유동막을 증착하여 평탄화하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해 안정화된 금속게이트를 형성할 수 있다.

Description

반도체 소자의 금속 게이트 제조방법{METHOD FOR MANUFACTURING METAL GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 금속 게이트 제조방법에 관한 것이다.
반도체 소자의 집적도가 급격하게 증가되는 추세에서, 폴리실리콘 게이트 또는 폴리사이드 게이트로는 미세 선폭에서 요구되는 저저항값을 구현하는데 한계가 있는 바, 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 그래서, 금속 게이트에 대한 연구 및 개발이 적극적으로 진행되고 있다.
이러한 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리실리콘 게이트 및 폴리사이드 게이트에서 발생되었던 p+폴리실리콘 게이트에서의 보론 침투 현상, 게이트 공핍화에 의한 게이트 절연막의 유효 두께 증가 및 도펀트 분포 변동에 의한 문턱전압의 변화 등을 방지할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드-갭에 해당하는 금속으로는 텅스텐(W), 질화텅스텐(WN), 티타늄 (Ti), 질화티타늄(TiN), 몰리브덴(Mo) 및 탄탈륨(Ta) 등이 있다.
한편, 금속 게이트를 모스팻 소자의 제조에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 데미지(damage) 및 후속 공정에 의한 열적 데미지 등의 공정 상의 문제점이 유발되며, 그래서, 소자 특성이 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 알루미늄금속을 이용하고, 게이트 구조 형성에 용이할 수 있는 반도체 소자의 금속게이트 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속 게이트 제조방법을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
21 : 반도체 기판 22 : 소자 분리막
23 : 게이트 절연막 24 : 폴리실리콘막
24a : 금속화된 폴리실리콘막
30 : 게이트 패턴 31 : 스페이서
32 : 소오스/드레인 영역 40 : 배리어막
50 : 감광막 패턴 51 : 콘택홀
60 : 금속막 70 : IPO막
71 ; 유동막
상기 목적을 달성하기 위한 본 발명의 목적은, 게이트 절연막과 게이트 전극용 폴리실리콘막의 적층 구조인 트랜지스터가 형성된 반도체 기판을 형성하는 단계; 상기 반도체 기판 전면상에 배리어 박막을 증착하는 단계; 상기 배리어 박막 상부에 산화막을 증착하는 단계; 상기 산화막 상부에 금속게이트 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 산화막 및 배리어 박막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀상에 금속막을 매립하는 단계; 상기 단계까지의 결과물에 열처리 공정을 수행하여 상기 금속막과 게이트 전극용 폴리실리콘막을 반응시킴으로써, 선택적으로 금속게이트를 형성하는 단계; 반응되지 않은 금속막을 에치 백하여 상기 금속막을 리세스시키는 단계; 및 상기 결과물상에 유동막을 증착하여 평탄화하는 단계를 포함하여 구성하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 금속게이트 제조방법을 설명하기 위한 제조공정도이다.
먼저 도 1a에 도시된 바와같이, 반도체 기판(21)의 소정부분에 로코스(LOCOS) 방법 또는 샬로우트랜치(STI) 방법등의 소자격리 방법에 의해 소자분리막(22)을 형성한다. 그 다음, 상기 반도체 기판(21) 상부에 게이트 절연막(23)을 형성하고, 상기 게이트 절연막(23) 상부에 불순물이 도핑되지 않은 폴리실리콘막(24)을 증착한다. 그 다음, 상기 폴리실리콘막(24)과 게이트 절연막(23)을 차례로 패터닝하여 게이트 패턴(30)을 형성한다.
그 다음, 통상적인 방법으로 LDD(lightly doped drain) 구조의 소오스/드레인 영역을 형성하면서 상기 폴리실리콘막(24)에 도전성을 부가한다. 즉, 상기 게이트 패턴(30)이 형성된 결과물상에 저농도 이온주입을 실시하고, 상기 게이트 패턴(30) 양측벽에 스페이서(31)를 형성한다. 그 다음, 상기 결과물상에 고농도 이온주입을 실시한 다음, 어닐링을 실행하여 불순물 이온을 충분히 확산시킴으로써, 소오스/드레인 영역(32)을 형성하고, 상기 폴리실리콘막(24)에 도전성을 부가한다.
그 다음, 도 1b에 도시된 바와같이, 상기 단계까지의 전체구조 상면에 배리어 박막(40)을 증착한다. 이 때, 상기 배리어 박막(40)은 바람직하게 질화막으로 형성된다. 그 다음, 상기 배리어 박막(40) 상부에 산화막(50)을 증착한다. 이 때, 상기 산화막(40)은 후속 형성될 금속게이트를 보호하는 역할을 한다.
그 다음, 도 1c에 도시된 바와같이, 상기 산화막(50) 상부에 금속게이트 영역을 한정하는 감광막 패턴(50)을 형성한다. 이어서, 상기 감광막 패턴(50)을 식각장벽으로 상기 산화막(40) 및 배리어 박막(30)을 차례로 식각하여 상기 폴리실리콘막(24) 소정부분이 노출되도록 하는 콘택홀(51)을 형성한다.
그 다음, 도 1d에 도시된 바와같이, 상기 콘택홀(51)이 매립되도록 금속막(60)을 증착한다. 그 다음, 열처리 공정을 진행하여 상기 금속막(60)과 노출된 폴리실리콘막(24)과의 반응을 촉진시켜 상기 금속화(metalization)된 폴리실리콘막(24a)을 형성한다.
이 때, 상기 금속막은 바람직하게 알루미늄막으로 구성하고, 상기 열처리 공정은 온도 300 ~ 500℃, 바람직하게는 400℃ 유지하에 10 ~ 20분간 실시한다.
그 다음, 도 1e에 도시된 바와같이, 상기 질화막인 배리어막을 이용하여 에치백 공정을 실시하여 상기 금속막(60)을 리세스(recess)시킨다. 그 다음, 상기 결과물상에 IPO(Inter Poly Oxide, 70)막을 증착한 다음, 상기 IPO막(70) 상부에 유동막(71), 예컨대, BPSG막을 증착하여 표면을 평탄화한다.
이후, 도면에는 도시하지 않았지만, 반도체 소자의 배선 공정을 계속해서 수행한다.
상기한 바와같은 본 발명에 따른 반도체 소자의 금속 게이트 제조방법은 다음과 같은 효과가 있다.
상기 폴리실리콘막 상부에 콘택홀을 형성한 다음, 상기 콘택홀 상에 금속을 주입하여 상기 폴리실리콘막과 금속을 반응시킴으로써 금속게이트를 형성한다. 이에, 종래의 금속 게이트 식각시 계면사이의 홈이 파이는 현상 및 열적 데미지의 문제점을 방지함으로써 폴리 게이트 구조를 이용하여 열적 및 구조 형성이 용이할 수 있는 금속 게이트를 형성할 수 있다.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시 수 있다.

Claims (4)

  1. 게이트 절연막과 게이트 전극용 폴리실리콘막의 적층 구조인 트랜지스터가 형성된 반도체 기판을 형성하는 단계;
    상기 반도체 기판 전면상에 배리어 박막을 증착하는 단계;
    상기 배리어 박막 상부에 산화막을 증착하는 단계;
    상기 산화막 상부에 금속게이트 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각장벽으로 상기 산화막 및 배리어 박막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀상에 금속막을 매립하는 단계;
    상기 단계까지의 결과물에 열처리 공정을 수행하여 상기 금속막과 게이트 전극용 폴리실리콘막을 반응시킴으로써, 선택적으로 금속게이트를 형성하는 단계;
    반응되지 않은 금속막을 에치 백하여 상기 금속막을 리세스시키는 단계; 및
    상기 결과물상에 유동막을 증착하여 평탄화하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 금속게이트 제조방법.
  2. 제 1항에 있어서,
    상기 배리어 박막은 질화막인 것을 특징으로 하는 반도체 소자의 금속게이트 제조방법.
  3. 제 1항에 있어서,
    상기 금속막은 알루미늄막인 것을 특징으로 하는 반도체 소자의 금속게이트 제조방법.
  4. 제 1항에 있어서,
    상기 열처리 공정은 온도 300 ~ 500℃ 유지하에 10 ~ 20분간 실시하는 것을 특징으로 하는 반도체 소자의 금속게이트 제조방법.
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