KR100790246B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조 방법은,
반도체 기판 위에 게이트 산화막, 폴리실리콘을 순차적으로 적층한 후, 플라즈마 식각 공정을 진행하여 게이트 산화막 패턴, 폴리실리콘 패턴을 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물 측면에 에치 백 공정을 진행하여 질화막과 스페이서 절연막으로 이루어진 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법에 있어서,
상기 스페이서 형성 단계는 기판 표면에서 40 내지 60Å 높이에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환하는 것을 특징으로 한다.

Description

반도체 소자 제조 방법{the Fabricating Method of Semiconductor device}
도 1은 현재의 고전압 양방향 구조의 반도체 소자에서 소스와 드레인 스위칭전후의 전류-전압값을 도시한 그래프,
도 2는 현재의 반도체 소자 제조 방법을 도시한 공정도,
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정도이다.
본 발명은 반도체 소자 제조 방법에 관한 것이다.
본 발명은, 특히 고전압 양방향 구조(high voltage bi direction)를 갖는 반도체 소자 제조 방법에 관한 것으로, 고전압 양방향 구조란 소스와 드레인이 정해져 있는 단방향 구조와는 달리 소스와 드레인 영역이 정해져 있지 않으며, 소스와 드레인이 쉬프트(shift)가 가능한 소자 구조이다. 이는 주로 레벨 쉬프트(level shift)회로에서 사용되고 있다.
이러한 고전압 양방향 구조를 갖는 반도체 소자는 특정 소스, 드레인을 설정하고 전류-전압 커브(IV curve) 측정한 후, 상기 소스와 드레인을 바꾸어서 측정하여도 같은 전류-전압 커브가 측정되어야 하는데, 현재의 소자는 드레인 단자에 대한 변경 전후의 측정값이, 도 1에 도시된 바와 같이, 감소되는 현상이 발생되고 있다. 이는 불순물 이온(ionized impurities)에 의해 발생한 결정 결함(crystal defect)에 의해서, 차지된 이온(charged ion)이 저항 성분이 되어 발생하는 현상으로, 이 때문에 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
도 2를 참조하면, 종래의 반도체 소자 제조 방법은, 반도체 기판(10) 위에 소정의 방법으로 소자 분리 영역(11)을 형성하고 게이트 산화막과 폴리실리콘층을 적층한 후, 상기 게이트 산화막과 폴리실리콘층을 식각하여 게이트 산화막 패턴(15)과 게이트(16)를 형성한다. 이어서, 상기 게이트를 이온 주입마스크로 삼아 저농도의 불순물 이온을 주입하여 저농도 소스/드레인 영역(12)을 형성하고, 반도체 기판 전면에 스페이서 절연막을 형성한 후, 전면 식각하여 스페이서(17)를 형성한다. 도면부호 18은 질화막이다.
그 다음, 상기 게이트(16)와 스페이서(17)를 이온 주입마스크로 삼아 고농도의 불순물 이온을 주입하여 소스/드레인 영역(13)을 형성한다.
이때, 게이트 산화막과 폴리실리콘층을 식각하여 게이트 산화막 패턴(15)과 게이트(16)를 형성하는 과정에서, 소스/드레인(13)이 형성되는 영역 위에 있는 게이트 산화막은 완전히 식각되는 것이 아니라 일부가 잔류하게 된다.
이렇게 잔류된 게이트 산화막(14)은, 전 공정인 플라즈마 식각의 영향을 받 아, 그 표면에는 플라즈마에 의한 스크래치 등의 데미지(damage)가 존재한다. 이러한 데미지는 후속 공정에서도 제거되지 않는데, 이 때문에 위에서 언급한 결정 결함이 생기게 되고, 이는 반도체 소자의 신뢰성을 저하시키는 원인이 된다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 불순물 이온에 의해 발생하는 반도체 소자의 전기적 결함 요소를 제거하기 위해, 반도체 기판의 소스/드레인 영역 위에 잔류하는 산화막을 제거함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자 제조 방법은,
반도체 기판 위에 게이트 산화막, 폴리실리콘을 순차적으로 적층한 후, 플라즈마 식각 공정을 진행하여 게이트 산화막 패턴, 폴리실리콘 패턴을 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물 측면에 에치 백 공정을 진행하여 질화막과 스페이서 절연막으로 이루어진 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법에 있어서,
상기 스페이서 형성 단계는 기판 표면에서 40 내지 60Å 높이에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환하는 것을 특징으로 한다.
또한, 상기 스페이서 형성 단계는 기판 표면에서 50Å 높이에서 에치 백 공 정을 중단하고, 습식 식각 공정으로 전환할 수 있다.
또한, 상기 스페이서를 형성한 후, 산소 가스 분위기에서 800 내지 900℃의 온도로 열 산화 공정을 진행하여, 상기 반도체 기판 위에 버퍼 산화막을 150 내지 250Å으로 형성하는 단계를 더 포함할 수 있다.
또한, 상기 스페이서를 형성한 후, 산소 가스 분위기에서 850℃의 온도로 열 산화 공정을 진행하여, 상기 반도체 기판 위에 버퍼 산화막을 200Å으로 형성하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100) 상에는 게이트 산화막 패턴(150) 및 폴리실리콘 패턴(160)이 형성된다.
상기 게이트 산화막 패턴(150) 및 폴리실리콘 패턴(160)을 형성하기 위해서, 먼저, 반도체 기판(100) 상에는 게이트 산화막(미도시) 및 폴리실리콘층(미도시)이 순차적으로 형성된다. 본 실시예에서 게이트 산화막은 반도체 기판(100)을 산화시켜 형성될 수 있고, 폴리실리콘층은 화학기상증착 공정 등을 통해 게이트 산화막 상에 형성될 수 있다.
게이트 산화막 및 폴리실리콘층이 반도체 기판(100) 상에 형성된 후, 상기 폴리실리콘층의 상면에는 포토레지스트 필름(미도시)이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 폴리실리콘층 상면에는 포토레지스트 패턴(미도시)이 형성된다.
상기 폴리실리콘층 및 게이트 산화막은 상기 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝되고, 이 결과 반도체 기판(100) 상에는 폴리실리콘 패턴(160) 및 게이트 산화막 패턴(150)이 형성된다.
상기 폴리실리콘 패턴 및 게이트 산화막 패턴(이하, '게이트 구조물(200)'이라 한다.)을 형성하기 위한 식각 공정은 플라즈마를 이용한 식각 공정을 실시하는데, 플라즈마 식각 공정시 게이트 구조물 이외의 부분에 있는 게이트 산화막이 모 두 식각되는 것이 아니라, 후술하는 소스/드레인 영역이 형성될 부분 위에 있는 게이트 산화막은 플라즈마 데미지를 받은 채로 잔류하게 된다. 이하, 이를 '잔류 산화막(151)'이라 한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 폴리실리콘 패턴(160)을 이온 주입 마스크로 삼아 N형 또는 P형 불순물을 저농도로 주입하여 반도체 기판(100)에 저농도 소스/드레인 영역(LDD)(120)을 각각 형성한다.
그 다음, 저농도 소오스/드레인(120)을 형성한 후, 상기 반도체 기판(100) 전면에 질화막(210)과 스페이서 절연막(220)을 증착한다.
그 다음, 도 3c에 도시된 바와 같이, 상기 증착된 질화막(210)과 스페이서 절연막(220)을 에치 백(etch back) 공정으로 전면 건식 식각하여 기판(100) 상에 상기 폴리실리콘 패턴(160) 및 게이트 산화막 패턴(150)의 측면을 덮는 스페이서(230)를 형성한다. 이때, 에치 백 공정을 완전히 진행하는 것이 아니라, 기판 표면에서 40 내지 60Å 정도의 수준에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환한다. 보다 구체적으로는 50Å 정도의 수준에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환한다.
상기와 같이 스페이서 형성을 위한 에치 백 공정 진행 후, 습식 식각 공정을 진행하면 상기 잔류 산화막(151)을 모두 제거할 수 있게 된다. 여기서, 그 전 단계인 게이트 구조물(200) 형성 공정시에 습식 식각을 추가로 진행하여 잔류 산화막을 모두 제거할 수도 있지만, 게이트 구조물 형성 단계에서 잔류 산화막 제거를 위한 습식 식각 공정을 추가로 진행하게 되면 게이트 구조물의 게이트 산화막 패턴(150) 의 측면이 함께 제거되어 반도체 소자의 전기적 특성이 저하될 우려가 있다.
그러나, 스페이서 형성 단계에서 습식 식각 공정을 추가하여 잔류 산화막 제거시에는 스페이서 형성 과정에서 질화막이 상기 게이트 구조물의 측면을 감싸게 되어 습식 식각액이 게이트 구조물의 게이트 산화막 패턴(150) 측면에 침투할 수 없게 되어, 반도체 소자의 전기적 특성을 유지할 수 있게 된다.
그 다음, 도 3d에 도시된 바와 같이, 그 결과물 위에 산소 가스 분위기에서 800 내지 900℃의 온도로 열 산화 공정을 진행하여 버퍼 산화막(140)을 150 내지 250Å으로 형성한다. 구체적으로는 850℃의 온도로 열 산화 공정을 진행하여 버퍼 산화막을 200Å으로 형성한다. 미설명부호 110은 소자 분리 영역이다.
이어서, 상기 게이트 구조물과 스페이서를 이온 주입 마스크로 삼아 고농도 불순물 이온을 주입하여, 소스/드레인 영역(130)을 형성한다.
이상과 같이 본 발명에 따른 반도체 소자 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 제조 방법에 의하면,
반도체 기판의 소스/드레인 영역 위에 잔류하는 산화막을 제거함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판 위에 게이트 산화막, 폴리실리콘을 순차적으로 적층한 후, 플라즈마 식각 공정을 진행하여 게이트 산화막 패턴, 폴리실리콘 패턴을 포함하는 게이트 구조물을 형성하고, 상기 게이트 구조물 측면에 에치 백 공정을 진행하여 질화막과 스페이서 절연막으로 이루어진 스페이서를 형성하는 단계를 포함하는 반도체 소자 제조 방법에 있어서,
    상기 스페이서 형성 단계는 기판 표면에서 40 내지 60Å 높이에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서 형성 단계는 기판 표면에서 50Å 높이에서 에치 백 공정을 중단하고, 습식 식각 공정으로 전환하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 스페이서를 형성한 후, 산소 가스 분위기에서 800 내지 900℃의 온도로 열 산화 공정을 진행하여, 상기 반도체 기판 위에 버퍼 산화막을 150 내지 250Å으로 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 스페이서를 형성한 후, 산소 가스 분위기에서 850℃의 온도로 열 산화 공정을 진행하여, 상기 반도체 기판 위에 버퍼 산화막을 200Å으로 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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