TWM633748U

TWM633748U - 半導體裝置

Info

Publication number: TWM633748U
Application number: TW111206973U
Authority: TW
Inventors: 蕭逸楷; 徐閺正; 蔣光浩; 郭浩中
Original assignee: 鴻海精密工業股份有限公司; 鴻揚半導體股份有限公司
Priority date: 2022-06-30
Filing date: 2022-06-30
Publication date: 2022-11-01

Abstract

一種半導體裝置包含基板、P型重摻雜區域、N型重摻雜區域、P型輕摻雜區域、閘極介電層與閘極層。P型重摻雜區域在基板中。N型重摻雜區域在基板中且相鄰P型重摻雜區域。P型輕摻雜區域在基板中且包覆P型重摻雜區域與N型重摻雜區域。閘極介電層覆蓋部分之P型輕摻雜區域。閘極層在閘極介電層上。

Description

半導體裝置

本揭露的一些實施方式是關於半導體裝置。

碳化矽功率電晶體具有高阻隔電壓、低導通電阻、高熱傳導性的特性，使得碳化矽功率電晶體越來越受重視。其中，碳化矽功率電晶體的阻抗可由電晶體中的不同元件的阻抗組成，例如觸點、通道、閘極、磊晶層、基板的阻抗。其中，通道的阻抗值佔了碳化矽功率電晶體中的阻抗值的一大部分。

本揭露的一些實施方式提供一種半導體裝置，包含基板、P型重摻雜區域、N型重摻雜區域、P型輕摻雜區域、閘極介電層與閘極層。P型重摻雜區域在基板中。N型重摻雜區域在基板中且相鄰P型重摻雜區域。P型輕摻雜區域在基板中且包覆P型重摻雜區域與N型重摻雜區域。閘極介電層覆蓋部分之P型輕摻雜區域。閘極層在閘極介電層上。

在一些實施方式中，P型輕摻雜區域包含通道區域，通道區域相鄰N型重摻雜區域，且通道區域的寬度為200奈米至2000奈米。

在一些實施方式中，通道區域被閘極介電層覆蓋。

在一些實施方式中，基板包含重度摻雜層。

在一些實施方式中，基板包含磊晶層，在重度摻雜層上。

在一些實施方式中，半導體裝置更包含介電層，在基板與閘極層上。

在一些實施方式中，半導體裝置更包含源極觸點，被介電層包圍，且接觸P型重摻雜區域與N型重摻雜區域。

在一些實施方式中，半導體裝置更包含汲極電極，在基板下。

在一些實施方式中，閘極介電層與閘極層的複數個側壁互相對齊。

在一些實施方式中，閘極介電層接觸N型重摻雜區域。

綜上所述，可控制犧牲層內縮的程度來控制P型輕摻雜區域的通道區域的長度，以定義出精確的通道區域的長度，進一步降低半導體裝置的阻抗。

本揭露的一些實施方式是關於降低半導體裝置，例如電晶體，的阻抗的方法。可透過準確控制濕式蝕刻製程的時間來精確定義出半導體裝置的通道長度。因此，可準確定義出通道長度的極限值來降低半導體裝置的阻抗。

第1圖至第12圖繪示本揭露的一些實施方式中的半導體裝置製程的中間階段的橫截面視圖。參考第1圖，形成光阻層PR於基板110上。具體而言，基板110包含重度摻雜層112與在重度摻雜層112上的磊晶層114。基板110可由任何適合的材料製成，在一些實施方式中，基板110由碳化矽製成。重度摻雜層112與磊晶層114可藉由對基板110執行磊晶製程來形成。重度摻雜層112與磊晶層114可包含相同導電形態(如同為N型或同為P型)的離子摻雜物，且重度摻雜層112的載流子濃度高於磊晶層114的離子濃度。在一些實施方式中，重度摻雜層112與磊晶層114皆為N型摻雜區。接著，在基板110上形成光阻層PR，且光阻層PR暴露出基板110的一部分。

參考第2圖，以光阻層PR為遮罩，形成P型重摻雜區域116於基板110中。具體而言，可對基板110執行P型重摻雜植入，以形成P型重摻雜區域116於基板110中。P型重摻雜區域116的邊界可實質上與光阻層PR的側壁對齊。在執行P型重摻雜植入之後，移除在基板110上的光阻層PR。在一些實施方式中，P型重摻雜區域116的摻雜濃度高於磊晶層114的摻雜濃度。

參考第3圖，移除光阻層PR後，形成犧牲層120於基板110上，並覆蓋P型重摻雜區域116。在一些實施方式中，可藉由灰化(ashing)、蝕刻等方式來移除光阻層PR。在一些實施方式中，犧牲層120可為多層的犧牲層。舉例而言，形成犧牲層120於基板110上包含形成第一介電層122於基板110上，並形成第二介電層124於第一介電層122上，第二介電層124與第一介電層122由不同材料製成。在一些實施方式中，第一介電層122由氧化物(如二氧化矽)製成，而第二介電層124由氮化物(如氮化矽)製成。應注意，雖然第3圖繪示犧牲層120為多層的犧牲層，在一些實施方式中，犧牲層120可為單層的犧牲層，例如犧牲層120可為二氧化矽層或氮化矽層。在一些實施方式中，第二介電層124的厚度大於第一介電層122的厚度。

參考第4圖，執行第一濕式蝕刻製程以圖案化犧牲層120的側壁至P型重摻雜區域116內側的基板110。具體而言，當犧牲層120包含第一介電層122與第二介電層124時，可使用對第二介電層124有高蝕刻選擇比的濕蝕刻劑。亦即，可選擇容易蝕刻第二介電層124而不容易蝕刻第一介電層122與基板110的濕蝕刻劑，以暴露出下方的第一介電層122，且第二介電層124於基板110的垂直投影未覆蓋P型重摻雜區域116。第二介電層124於基板110的垂直投影與P型重摻雜區域116之間具有距離。在此實施方式中，第一介電層122仍在原位且未被蝕刻。當第一介電層122為二氧化矽，第二介電層124為氮化矽時，濕蝕刻劑可為熱磷酸。由於濕蝕刻劑實質上不會蝕刻基板110，因此基板110上的摻雜區(例如P型重摻雜區域116)不會被損害，因此也降低濕蝕刻劑對半導體裝置的影響。

當犧牲層120為單層時，可使用對犧牲層120有高蝕刻選擇比的濕蝕刻劑。亦即，可選擇容易蝕刻犧牲層120而不容易蝕刻基板110的濕蝕刻劑以蝕刻犠牲層120，而暴露出下方的基板110，且犧牲層120未覆蓋P型重摻雜區域116。犧牲層120於基板110的垂直投影與P型重摻雜區域116之間具有距離。在一些實施方式中，當犧牲層120為二氧化矽時，濕蝕刻劑可為氫氟酸，當犧牲層120為氮化矽時，濕蝕刻劑可為熱磷酸。由於濕蝕刻劑實質上不會蝕刻基板110，因此基板110上的摻雜區(例如P型重摻雜區域116)不會被損害，因此也降低濕蝕刻劑對半導體裝置的影響。

參考第5圖，以犧牲層120為遮罩，形成N型重摻雜區域118於基板110中，N型重摻雜區域118相鄰P型重摻雜區域116。具體而言，可對基板110執行N型重摻雜植入，以形成N型重摻雜區域118於基板110中。當犧牲層120包含第一介電層122與第二介電層124時，摻雜劑可穿過第一介電層122植入至基板110中。N型重摻雜區域118形成於P型重摻雜區域116與第二介電層124於基板110的垂直投影之間。N型重摻雜區域118實質對齊第二介電層124的側壁。當犧牲層120為單層時，N型重摻雜區域118形成於P型重摻雜區域116與犧牲層120於基板110的垂直投影之間。N型重摻雜區域118實質對齊犧牲層120的側壁。在一些實施方式中，N型重摻雜區域118的摻雜濃度高於磊晶層114的摻雜濃度。在一些實施方式中，在形成N型重摻雜區域118時，可在P型重摻雜區域116上形成硬遮罩層，因此在形成N型重摻雜區域118時不會影響P型重摻雜區域116。或者，可在第2圖中，提升P型重摻雜區域116的摻雜濃度，因此在形成N型重摻雜區域118時，可將P型重摻雜區域116的離子濃度調整至期望的濃度。

參考第6圖，執行第二濕式蝕刻製程以內縮犧牲層120的側壁至N型重摻雜區域118內側的基板110上方。在一些實施方式中，使用的濕蝕刻劑可與第一濕式蝕刻製程中的濕蝕刻劑相同。由於濕蝕刻劑實質上不會蝕刻基板110，因此基板110上的摻雜區(例如P型重摻雜區域116與N型重摻雜區域118)不會被損害，因此也降低濕蝕刻劑對半導體裝置的影響。當犧牲層120包含第一介電層122與第二介電層124時，可內縮犧牲層120的第二介電層124的側壁，而使得第二介電層124於基板110的垂直投影未覆蓋N型重摻雜區域118。第二介電層124於基板110的垂直投影與N型重摻雜區域118之間具有距離。在此實施方式中，第一介電層122仍在原位且未被蝕刻。當犧牲層120為單層時，可內縮犧牲層120的側壁，而使得犧牲層120的於基板110的垂直投影未覆蓋N型重摻雜區域118。犧牲層120的於基板110的垂直投影與N型重摻雜區域118之間具有距離。

在一些實施方式中，可透過控制濕式蝕刻製程的時間來精確控制犧牲層120的內縮長度。具體而言，執行第二濕式蝕刻製程時，根據犧牲層120的側壁的內縮程度以控制第二濕式蝕刻製程的時間。由於濕蝕刻劑對特定材料的蝕刻速率是固定的(或可計算的)，因此可根據期望的內縮長度，計算出所需的蝕刻時間長度。在一些實施方式中，犧牲層120的內縮長度大約為200奈米至2000奈米之間。

參考第7圖，以犧牲層120為遮罩，形成P型輕摻雜區域119於基板110中。P型輕摻雜區域119相鄰N型重摻雜區域118，且接觸P型重摻雜區域116的底部與N型重摻雜區域118的底部。具體而言，可對基板110執行P型輕摻雜植入，以形成P型輕摻雜區域119於基板110中。當犧牲層120包含第一介電層122與第二介電層124時，摻雜劑可穿過第一介電層122植入至基板110中。P型輕摻雜區域119形成於N型重摻雜區域118與第二介電層124於基板110的垂直投影之間。P型輕摻雜區域119實質對齊第二介電層124的側壁。當犧牲層120為單層時，P型輕摻雜區域119形成於N型重摻雜區域118與犧牲層120於基板110的垂直投影之間。P型輕摻雜區域119實質對齊犧牲層120的側壁。

P型輕摻雜區域119可包含通道區域CH，通道區域CH相鄰N型重摻雜區域118，且通道區域CH的寬度W為200奈米至2000奈米。本揭露的一些實施方式是先形成P型重摻雜區域116與N型重摻雜區域118，再形成P型輕摻雜區域119。因此可藉由精確控制濕式蝕刻製程的時間來控制犧牲層120的內縮長度，P型輕摻雜區域119的通道區域CH的寬度W也被精確控制。如此一來，便可將通道區域CH的寬度W控制在元件的極限值，亦即通道區域CH的寬度W可接受的最短長度。因此，通道區域CH所貢獻的阻抗降低，因而降低半導體元件的整體阻抗。此外，若通道區域CH的寬度W為可接受的最短長度，半導體裝置的尺寸也可減小。

P型輕摻雜區域119更在垂直方向上包覆P型重摻雜區域116與N型重摻雜區域118。P型輕摻雜區域119與磊晶層114之間的崩潰電壓(breakdown voltage)比P型重摻雜區域116與磊晶層114之間的崩潰電壓還高。因此，當P型輕摻雜區域119包覆P型重摻雜區域116與N型重摻雜區域118的底部時，半導體裝置可承受較高的電壓，而不容易受到損壞。

參考第8圖，在形成P型輕摻雜區域119之後，移除犧牲層120，以暴露基板110的其他部分。在一些實施方式中，可藉由乾式蝕刻、濕式蝕刻或其組合來移除犧牲層120。在移除該犧牲層120之後，對P型重摻雜區域116、N型重摻雜區域118與P型輕摻雜區域119執行退火製程，以修復基板110的各摻雜區域(即P型重摻雜區域116、N型重摻雜區域118與P型輕摻雜區域119)的晶格缺陷，並使摻雜物擴散到基板110的晶格取代位置，以活化成具有半導體電性的摻雜原子。

參考第9圖，形成介電層130於基板110上，並形成導電層140於介電層130上。在一些實施方式中，介電層130可包含氧化矽、氮化矽、氮氧化矽、多晶矽、其組合或類似者。在一些實施方式中，導電層140可包含多晶矽、金屬、金屬化合物、其組合或類似者。

參考第10圖，圖案化介電層130與導電層140以形成閘極介電層132與閘極層142於基板110上。可先圖案化導電層140以形成閘極層142。接著，以閘極層142為遮罩，圖案化介電層130以形成閘極介電層132。因此，閘極介電層132與閘極層142的側壁可互相對齊。閘極介電層132接觸N型重摻雜區域118，且閘極介電層132覆蓋在基板110表面的P型輕摻雜區域119。亦即，閘極介電層132可從一個N型重摻雜區域118延伸至另一個N型重摻雜區域118。

參考第11圖，可在閘極介電層132與閘極層142上形成介電層150。接著，在介電層150中形成源極觸點160。具體而言，可先在閘極介電層132與閘極層142上形成介電層150，使得介電層150覆蓋住閘極介電層132、閘極層142與基板110。接著，在介電層150中形成開口，並在開口中形成源極觸點160。源極觸點160接觸P型重摻雜區域116與N型重摻雜區域118。參考第12圖，可在基板110下形成汲極電極170。汲極電極170可在重度摻雜層112下方並接觸重度摻雜層112。

所得的半導體裝置可如第12圖所示，半導體裝置可包含基板110、P型重摻雜區域116、N型重摻雜區域118、P型輕摻雜區域119、閘極介電層132與閘極層142。P型重摻雜區域116在基板110中。N型重摻雜區域118在基板110中且相鄰P型重摻雜區域116。P型輕摻雜區域119在基板110中且包覆P型重摻雜區域116與N型重摻雜區域118。閘極介電層132覆蓋部分之P型輕摻雜區域119。閘極層142在閘極介電層132上。

半導體裝置更包含介電層150、源極觸點160與汲極電極170。介電層150在基板110與閘極層142上。源極觸點160被介電層150包圍，且接觸P型重摻雜區域116與N型重摻雜區域118。汲極電極170則在基板110下。

綜上所述，本揭露的一些實施方式可用於降低半導體裝置，例如電晶體，的阻抗。具體而言，可先形成P型重摻雜區域與N型重摻雜區域，接著再形成P型輕摻雜區域，並透過準確控制濕式蝕刻製程的時間來精確定義出半導體裝置的通道長度。因此，可準確定義出通道長度的極限值來降低半導體裝置的阻抗，並減小半導體裝置的尺寸。此外，本揭露的一些實施方式的P型輕摻雜區域包覆P型重摻雜區域與N型重摻雜區域的底部，因此半導體裝置可承受較高的電壓，而不容易受到損壞。

以上所述僅為本揭露之部分實施方式，不是全部之實施方式，本領域普通技術人員通過閱讀本揭露的說明書而對本揭露技術方案採取之任何等效之變化，均為本揭露之權利要求所涵蓋。

110:基板 112:重度摻雜層 114:磊晶層 116:P型重摻雜區域 118:N型重摻雜區域 119:P型輕摻雜區域 120:犧牲層 122:第一介電層 124:第二介電層 130:介電層 132:閘極介電層 140:導電層 142:閘極層 150:介電層 160:源極觸點 170:汲極電極 CH:通道區域 PR:光阻層 W:寬度

第1圖至第12圖繪示本揭露的一些實施方式中的半導體裝置製程的中間階段的橫截面視圖。

110:基板

112:重度摻雜層

114:磊晶層

116:P型重摻雜區域

118:N型重摻雜區域

119:P型輕摻雜區域

132:閘極介電層

142:閘極層

150:介電層

160:源極觸點

170:汲極電極

CH:通道區域

Claims

一種半導體裝置，包含：一基板；一P型重摻雜區域，在該基板中；一N型重摻雜區域，在該基板中且相鄰該P型重摻雜區域；一P型輕摻雜區域，在該基板中且包覆該P型重摻雜區域與該N型重摻雜區域；一閘極介電層，覆蓋部分之該P型輕摻雜區域；以及一閘極層，在該閘極介電層上。
如請求項1所述之半導體裝置，其中該P型輕摻雜區域包含一通道區域，該通道區域相鄰該N型重摻雜區域，且該通道區域的一寬度為200奈米至2000奈米。
如請求項2所述之半導體裝置，該通道區域被該閘極介電層覆蓋。
如請求項1所述之半導體裝置，該基板包含一重度摻雜層。
如請求項4所述之半導體裝置，該基板包含一磊晶層，在該重度摻雜層上。
如請求項1所述之半導體裝置，更包含一介電層，在該基板與該閘極層上。
如請求項6所述之半導體裝置，更包含一源極觸點，被該介電層包圍，且接觸該P型重摻雜區域與該N型重摻雜區域。
如請求項1所述之半導體裝置，更包含一汲極電極，在該基板下。
如請求項1所述之半導體裝置，其中該閘極介電層與該閘極層的複數個側壁互相對齊。
如請求項1所述之半導體裝置，其中該閘極介電層接觸該N型重摻雜區域。