KR20060001327A - ＦｉｎＦＥＴ를 포함하는 반도체 소자의 제조방법 - Google Patents

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KR20060001327A
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polysilicon
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안영준
박동건
이충호
강희수
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삼성전자주식회사
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Abstract

FinFET(Fin Field Effect Transistor)를 포함하는 반도체 소자의 제조방법을 제공한다. 본 발명은 FinFET 게이트 산화막 상에 상기 핀 사이를 매몰하지 않는 두께로 FinFET 게이트 전극용 제1 폴리실리콘막을 형성한다. 이어서, NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시킨 후 상기 제1 폴리실리콘막 상에 상기 핀 사이를 매몰하도록 FinFET 게이트 전극용 제2 폴리실리콘막을 형성한다. 이에 따라, 본 발명은 핀을 둘러싸는 게이트 전극에 균일하게 불순물을 도핑시킬 수 있고, 이중 게이트(dual gate) 공정이 가능하다.

Description

ＦｉｎＦＥＴ를 포함하는 반도체 소자의 제조방법{Method for fabricating a semiconductor device including FinFET}
도 1은 본 발명에 따른 FinFET를 포함하는 반도체 소자의 제조방법에서 제조하려고 하는 반도체 소자의 레이아웃도이다.
도 2 내지 도 11은 본 발명에 따라 FinFET를 포함하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 FinFET(Fin Field Effect Transistor)를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자 성능을 향상시키고 제조 비용을 절감하기 위해 반도체 소자의 밀도를 지속적으로 증가시키고 있다. 소자 밀도를 증가시키기 위해, 반도체 소자의 피쳐 사이즈(feature size)를 감소시킬 수 있는 기술이 필요하다.
그동안 반도체 소자의 제조 공정에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 MOSFET 채널 길이를 짧게 하여 왔다. 그러나, 이런 경우 소자의 단채널 효과(short channel effect : SCE)로 인하여 소자의 능동 스위치로서의 특성 열화를 가져오게 된다. FinFET은 핀(fin : 물고기의 지느러미) 형태의 활성영역 형성 후 게이트 전극을 형성함으로써, 게이트 전극이 핀의 한쪽 측면, 양측면 또는 양측면과 상면을 감싸고 있는 구조로 되어 있다. 이러한 구조는 드레인의 접합 정전 용량을 크게 줄여 드레인 전압에 의한 소자의 채널 저항 조절 능력을 낮출 수 있어, 단채널 효과를 줄일 수 있는 장점이 있다.
그런데, FinFET을 제작시 게이트 전극용 폴리실리콘막을 도핑할 때 기존의 이온주입(implantation)방법을 이용할 경우, 핀(Fin)을 둘러싸고 있는 상부 게이트전극(top gate electrode)용 폴리실리콘막과 측면 게이트 전극(Side gate electrode)용 폴리실리콘막을 균일하게 도핑(doping)하는데 한계가 있다.
즉, 상부 게이트 전극용 폴리실리콘막에 맞춰 이온주입을 실시하게 되면, 측면 게이트 전극용 폴리실리콘막이 도핑이 되지 않고, 측면 게이트 전극용 폴리실리콘막에 맞추어 이온주입을 하게 되면 채널 영역은 카운터 도핑(count doping)이 된다. 따라서, 기존의 이온주입 방법을 이용하여 FinFET의 게이트 전극용 폴리실리콘막을 도핑하는데 상당한 어려움이 따른다.
더하여, FinFET의 게이트 전극용 폴리실리콘막으로 도프트된 폴리실리콘막(doped poly Si)을 사용할 경우, 핀을 둘러싸는 게이트 전극용 폴리실리콘막에 균일한 도핑이 가능하긴 하지만, n형 및 p형 게이트 전극으로 이루어지는 이중 게이트(dual gate) 공정에는 적용할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결함으로써 FinFET(Fin Field Effect Transistor)의 게이트 폴리실리콘막을 균일하게 도핑할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 NMOS 영역 및 PMOS 영역을 포함하는 반도체 기판 안에 활성영역을 정의하는 소자분리막을 형성하는 것을 포함한다. 상기 소자 분리막을 소정 두께 식각하여 상기 활성영역이 상기 소자분리막보다 돌출된 핀을 형성한 후, 상기 핀이 형성된 반도체 기판의 전면에 FinFET 게이트 산화막을 형성한다.
상기 FinFET 게이트 산화막 상에 상기 핀 사이를 매몰하지 않는 두께로 FinFET 게이트 전극용 제1 폴리실리콘막을 형성한다. 상기 NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시킨다. 상기 제1 폴리실리콘막 상에 상기 핀 사이를 매몰하도록 FinFET 게이트 전극용 제2 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막 및 제2 폴리실리콘막을 패터닝하여 NMOS 영역 및 PMOS 영역의 FinFET 게이트 전극을 형성한다. 상기 FinFET 게이트 전극 양측에 FinFET 소스/드레인 영역을 형성한다.
상기 제1 폴리실리콘막은 언도프트 폴리실리콘막 또는 도프트 폴리실리콘막을 이용하여 형성한다. 상기 NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시킬 때, RVD법(Rapid Vapor Phase Doping), PLAD법(Plasma doping)법, 또는 저 에너지 이온주입법(low energy implantion)을 이용 하여 수행한다.
이상과 같은 제조 공정을 통하여 본 발명은 핀을 둘러싸는 게이트 전극에 균일하게 불순물을 도핑시킬 수 있고 이중 게이트(dual gate) 공정이 가능하다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명에 따른 FinFET를 포함하는 반도체 소자의 제조방법에서 제조하려고 하는 반도체 소자의 레이아웃도이다.
구체적으로, 도 1의 반도체 소자는 NMOS 및 PMOS를 포함한다. 상기 반도체 소자는 소자분리막(12)에 의해 세로 Y 방향으로 신장하는 활성영역(14)이 정의되어 있다. 상기 소자분리막(12)과 활성영역(14) 위로는 가로 X 방향으로 신장하는 FinFET 게이트 전극(26a)이 형성되어 있다. FinFET 게이트 전극(26a) 옆의 활성영역(14) 안에는 FinFET 소스/드레인 영역(미도시)이 형성된다.
도 2 내지 도 11은 본 발명에 따라 FinFET를 포함하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 11에서, XA 도면은 도 1의 XA-X A에 따른 단면도들이고, YN 도면은 도 1의 NMOS 영역에서 YN-YN에 따른 단면도들이고, YP 도면은 도 1의 PMOS 영역에서 YP-YP에 따른 단면도들이다.
도 2를 참조하면, NMOS 영역 및 PMOS 영역을 포함하는 반도체 기판(10), 바람직하게는 벌크 실리콘 기판 안에 소자분리막(12)을 형성하여 소자분리막(12)이 형성되지 않은 부분을 활성영역(14)으로 정의한다. 상기 소자분리막(12)은 트렌치 소자분리막으로 형성한다. 이어서, 상기 소자분리막(12)을 소정 두께 식각하여 활성영역(14)이 소자분리막(12)보다 돌출되도록 하여 이른바 핀(15)을 형성한다. 다시 말해, 상기 소자분리막(12)을 일부 식각하여 상기 활성 영역(14)의 표면 높이가 소자분리막(12)보다 높게 함으로써 핀(15)을 형성한다. 상기 소자분리막(12)의 식각에는 건식 식각 또는 습식 식각을 이용한다.
도 3을 참조하여, 상기 핀(15) 및 활성 영역(14)이 형성된 반도체 기판(10)의 전면에 FinFET 게이트 산화막(16)을 형성한다. 특히, 상기 FinFET 게이트 산화막(16)은 핀(15)의 표면을 따라 형성된다. 상기 FinFET 게이트 산화막(16)은 열산화 방법으로 실리콘 산화막을 성장시켜 형성할 수 있다.
도 4를 참조하면, 상기 FinFET 게이트 산화막(16)이 형성된 반도체 기판(10)의 전면에 FinFET 게이트 전극용 제1 폴리실리콘막(18)을 형성한다. 상기 제1 폴리실리콘막(18)은 핀의 높이(height)보다 낮은 두께이면서도 NMOS 영역 및 PMOS 영역을 감싸도록 형성하되, 상기 핀(15) 사이를 매몰하지 않은 제1 두께(T1)로 형성한다.
FinFET 게이트 전극용 제1 폴리실리콘막(18)은 언도프트(undoped) 폴리실리 콘막 또는 도프트된 폴리실리콘막으로 형성할 수 있다. 또는, FinFET 게이트 전극용 제1 폴리실리콘막(18)을 도프트 폴리실리콘막으로 형성할 경우, 후의 불순물 도핑 공정에서 도프트된 폴리실리콘막과 다른 형(type)의 폴리실리콘막을 형성하기 위해 카운트 도핑을 수행하여야 한다.
도 5를 참조하면, 상기 FinFET 게이트 전극용 제1 폴리실리콘막(18) 상에 제1 하드 마스크막(20)을 형성한다. 상기 제1 하드 마스크막(20)은 산화막으로 형성한다. 상기 제1 하드 마스크막(20)은 후공정에서 NMOS 영역 및 PMOS 영역을 분리하여 NMOS 영역의 제1 폴리실리콘막에 불순물을 선택적으로 도핑하기 위한 마스크 역할을 수행하기 위하여 형성한다.
도 6을 참조하면, 상기 제1 하드 마스크막(20)을 사진식각공정으로 패터닝하여 상기 NMOS 영역을 오픈하는 제1 하드 마스크막 패턴(20a)을 형성한다. 다시 말해, 상기 NMOS 영역의 제1 하드 마스크막(20)을 사진식각공정으로 선택적으로 식각한다. 이에 따라, 상기 제1 하드 마스크막 패턴(20a)은 NMOS 영역에는 형성되지 않고 나머지 영역, 즉 PMOS 영역에만 형성된다.
이어서, 상기 제1 하드 마스크막 패턴(20a)을 마스크로 하여 상기 NMOS 영역의 제1 폴리실리콘막(18)에 불순물, 예컨대 As나 P를 도핑시키는 불순물 도핑 공정을 수행한다. 상기 불순물 도핑 공정은 채널 영역에는 도펀트가 들어가지 않을 정도로 불순물을 도핑한다. 상기 불순물 도핑 공정으로 인하여 상기 핀(15)을 둘러싸고 있고 후에 상부 게이트 전극 및 측면 게이트 전극이 될 제1 폴리실리콘막(18)에 균일하게 불순물이 도핑된다. 상기 불순물 도핑 공정은 RVD법(Rapid Vapor Phase Doping), PLAD법(Plasma doping)법, 또는 저 에너지 이온주입법(low energy implantion)을 이용하여 수행한다.
도 7을 참조하면, 상기 NMOS 영역을 오픈하는 제1 하드 마스크막 패턴(20a)을 제거한다. 제1 하드 마스크막 패턴(20a)은 HF 희석액이나 BOE 용액을 이용한 습식 식각 방법을 이용하여 제거한다. 상기 FinFET 게이트 전극용 제1 폴리실리콘막(18) 상에 제2 하드 마스크막(22)을 형성한다. 상기 제2 하드 마스크막(22)은 산화막으로 형성한다. 상기 제2 하드 마스크막(22)은 후공정에서 NMOS 영역 및 PMOS 영역을 분리하여 PMOS 영역의 제1 폴리실리콘막(18)에 불순물, 예컨대 B를 선택적으로 도핑하기 위한 마스크 역할을 수행하기 위하여 형성한다.
도 8을 참조하면, 상기 제2 하드 마스크막(22)을 사진식각공정으로 패터닝하여 상기 PMOS 영역을 오픈하는 제2 하드 마스크막 패턴(22a)을 형성한다. 다시 말해, 상기 PMOS 영역의 제1 하드 마스크막(22)을 사진식각공정으로 선택적으로 식각한다. 이에 따라, 상기 제1 하드 마스크막 패턴(22a)은 PMOS 영역에는 형성되지 않고 나머지 영역, 즉 NMOS 영역에만 형성된다.
이어서, 상기 제2 하드 마스크막 패턴(22a)을 마스크로 하여 상기 PMOS 영역의 제1 폴리실리콘막(18)에 불순물을 도핑시키는 불순물 도핑 공정을 수행한다. 상기 불순물 도핑 공정은 채널 영역에는 도펀트가 들어가지 않을 정도로 불순물을 도핑한다. 상기 불순물 도핑 공정으로 인하여 상기 핀(15)을 둘러싸고 있고 후에 상부 게이트 전극 및 측면 게이트 전극이 될 제1 폴리실리콘막(18)에 균일하게 불순물이 도핑된다. 상기 불순물 도핑 공정은 RVD법(Rapid Vapor Phase Doping), PLAD 법(Plasma doping)법, 또는 저 에너지 이온주입법(low energy implantion)을 이용하여 수행한다.
도 9를 참조하면, 상기 제2 하드 마스크막 패턴(22a)을 제거한다. 제2 하드 마스크막 패턴(22a)은 HF 희석액이나 BOE 용액을 이용한 습식 식각 방법으로 제거한다. 이렇게 되면, NMOS 영역 및 PMOS 영역의 제1 폴리실리콘막(18)은 각각 도핑된 불순물이 다르게 형성된다. 상기 NMOS 영역 및 PMOS 영역의 불순물이 균일하게 도핑된 제1 폴리실리콘막(18)은 후공정에서 상기 핀(15)을 둘러싸는 상부 게이트 전극 및 측면 게이트 전극이 된다.
이상의 제조 공정을 통하여 핀(15)을 둘러싸고 있는 제1 폴리실리콘막(18)을 도프트 폴리실리콘막으로 사용하지 않더라도 핀(15)의 측면을 둘러싸고 있는 측면 게이트 전극용 제1 폴리실리콘막에 디플리션(depletion)이 일어나지 않을 정도로 불순물이 도핑된다. 즉, 핀(15)의 측면을 둘러싸는 측면 게이트용 제1 폴리실리콘막(18)에 디플리션이 일어나지 않음으로써 문턱전압(Vth, Threshold voltage)을 낮출수 있고 드레인 전류를 늘릴 수 있다.
도 10을 참조하면, 상기 불순물이 도핑된 제1 폴리실리콘막(18) 상에 FinFET 게이트 전극용 제2 폴리실리콘막(24)을 형성한다. 상기 FinFET 게이트 전극용 제2 폴리실리콘막(24)은 핀(15) 사이를 매몰하도록 제2 두께(T2)로 형성한다. 이에 따라, 상기 제1 두께(T1)의 불순물이 도핑된 제1 폴리실리콘막(18) 및 제2 두께(T2)의 폴리실리콘막(24)으로 FinFET 게이트 전극용 폴리실리콘막(26)을 형성한다.
도 11을 참조하면, FinFET 게이트 전극용 폴리실리콘막(26)을 사진식각공정 으로 패터닝하여 NMOS 영역 및 PMOS 영역의 FinFET 게이트 전극(26a)을 형성한다. 다시 말해, FinFET 게이트 산화막(16) 상에 핀(15)을 둘러싸는 FinFET 게이트 전극(26a)이 형성된다. 이렇게 되면, FinFET의 장점, 즉 활성영역 너비 증가에 따른 소자 전류 증가 효과를 얻을 수 있다. 다음에, 상기 FinFET 게이트 전극(26a) 양측에 FinFET 소스/드레인 영역(28)을 형성한다. FinFET 소스/드레인 영역(28)은 NMOS 영역 및 PMOS 영역 별로 적당한 불순물을 주입하여 형성할 수 있다.
상술한 바와 같이 본 발명은 FinFET 게이트 전극용 폴리실리콘막으로 핀 높이 이하의 제1 폴리실리콘막을 먼저 증착한 후 불순물을 도핑시킨다. 이어서, 상기 제1 폴리실리콘막 상에 전체 필요한 두께의 제2 폴리실리콘막을 증착한다. 이에 따라, 본 발명은 핀을 둘러싸는 게이트 전극에 균일하게 불순물을 도핑시킬 수 있고, 이중 게이트(dual gate)공정이 가능하다.

Claims (4)

  1. NMOS 영역 및 PMOS 영역을 포함하는 반도체 기판 안에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 소자분리막을 소정 두께 식각하여 상기 활성영역이 상기 소자분리막보다 돌출된 핀을 형성하는 단계;
    상기 핀이 형성된 반도체 기판의 전면에 FinFET 게이트 산화막을 형성하는 단계;
    상기 FinFET 게이트 산화막 상에 상기 핀 사이를 매몰하지 않는 두께로 FinFET 게이트 전극용 제1 폴리실리콘막을 형성하는 단계;
    상기 NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시키는 단계;
    상기 제1 폴리실리콘막 상에 상기 핀 사이를 매몰하도록 FinFET 게이트 전극용 제2 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막 및 제2 폴리실리콘막을 패터닝하여 NMOS 영역 및 PMOS 영역의 FinFET 게이트 전극을 형성하는 단계; 및
    상기 FinFET 게이트 전극 양측에 FinFET 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 폴리실리콘막은 언도프트 폴리실리콘막 또는 도프트 폴리실리콘막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시키는 단계는,
    상기 제1 폴리실리콘막 상에 상기 NMOS 영역을 오픈하는 제1 하드 마스크막 패턴을 형성하는 단계와, 상기 NMOS 영역의 제1 폴리실리콘막에 불순물을 도핑시키는 단계와, 상기 제1 하드 마스크막을 제거하는 단계와, 상기 제1 폴리실리콘막 상 에 상기 PMOS 영역을 오픈하는 제2 하드 마스크막 패턴을 형성하는 단계와, 상기 PMOS 영역의 제1 폴리실리콘막에 불순물을 도핑시키는 단계와, 상기 제2 하드 마스크막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 NMOS 영역의 제1 폴리실리콘막 및 PMOS 영역의 제1 폴리실리콘막에 각각 불순물을 도핑시킬 때, RVD법(Rapid Vapor Phase Doping), PLAD법(Plasma doping)법, 또는 저 에너지 이온주입법(low energy implantion)을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040050427A 2004-06-30 2004-06-30 ＦｉｎＦＥＴ를 포함하는 반도체 소자의 제조방법 KR20060001327A (ko)

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KR1020040050427A KR20060001327A (ko) 2004-06-30 2004-06-30 ＦｉｎＦＥＴ를 포함하는 반도체 소자의 제조방법

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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100748261B1 (ko) * 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
KR100949237B1 (ko) * 2007-12-22 2010-03-24 주식회사 동부하이텍 이미지 센서 및 그 제조 방법
US7888245B2 (en) 2006-05-11 2011-02-15 Hynix Semiconductor Inc. Plasma doping method and method for fabricating semiconductor device using the same

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