KR20060042692A - 반도체 소자의 셀 트랜지스터 제조 방법 - Google Patents

반도체 소자의 셀 트랜지스터 제조 방법 Download PDF

Info

Publication number
KR20060042692A
KR20060042692A KR1020040091437A KR20040091437A KR20060042692A KR 20060042692 A KR20060042692 A KR 20060042692A KR 1020040091437 A KR1020040091437 A KR 1020040091437A KR 20040091437 A KR20040091437 A KR 20040091437A KR 20060042692 A KR20060042692 A KR 20060042692A
Authority
KR
South Korea
Prior art keywords
forming
cell transistor
plug
semiconductor device
film
Prior art date
Application number
KR1020040091437A
Other languages
English (en)
Inventor
김동훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040091437A priority Critical patent/KR20060042692A/ko
Publication of KR20060042692A publication Critical patent/KR20060042692A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 셀 트랜지스터 형성시 디자인 룰 축소에 따른 콘택 면적 감소 문제를 해결하는데 적합한 셀 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 측벽에 스페이서를 형성하고 이에 얼라인 시켜 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 절연막 플러그를 형성하는 단계; 상기 절연막 플러그 상에 에피텍셜막을 성장시키는 단계; 상기 에피텍셜막을 에치백하여 표면적을 증대시키는 단계; 및 상기 에피텍셜막이 콘택되는 플러그를 형성하는 단계를 포함한다.
셀 트랜지스터, 콘택 플러그, 에피텍셜막

Description

반도체 소자의 셀 트랜지스터 제조 방법{METHOD FOR MANUFACURING CELL TRANSISTOR IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 셀 트랜지스터 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 셀 트랜지스터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트절연막 34 : 폴리실리콘막
35 : 텅스텐실리사이드 36 : 하드마스크질화막
37 : LDD 영역 38 : 게이트측벽질화막
39 : 플러그 형성 영역 40 : 게이트 스페이스
41 : 산화막 42 : 에피텍셜막
43 : 콘택 플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 셀 트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 셀 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 국부적으로 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 방식 또는 LOCOS(Local Oxidation of Silicon) 방식을 적용할 수 있다.
이어서, 도 1b에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 절연막(13), 폴리실리콘막(14), 텅스텐실리사이드(15), 하드마스크질화막(16)을 차례로 증착하고, 게이트 마스크 및 식각 공정으로 다수의 게이트 패턴을 형성한다. 그리고나서 LDD(Lighty Doped Drain) 이온 주입 공정을 실시하여 LDD 영역(17)을 형성한다. 이 LDD 구조는 소자 내에 저항이 큰 영역을 형성함으로써, 드레인 접합에 걸리는 수평 전계를 완화시키는 역할을 한다.
도 1c에 도시된 바와 같이, 결과물 전면에 셀측벽질화막(18)을 증착한다. 이 때, 셀측벽질화막(18)은 실리콘질화막(Si3N4) 또는 산화막(Oxide)을 사용할 수 있으나, 통상적으로 실리콘질화막을 사용한다.
이어서, 도 1d에 도시된 바와 같이, 게이트 패턴 측벽에 측벽 스페이서(18a) 형성을 위해 실리콘질화막 에치백(Etch back)을 진행한다.
이어서, 도 1e에 도시된 바와 같이, 이온주입 공정을 실시하여 드러난 기판(11)에 소스/드레인 영역(19)을 형성하므로써, 셀 트랜지스터가 완성된다. 이 때, 이온주입 공정은 소스/드레인 영역(19)의 시트 저항 및 콘택 저항 감소를 목적으로 진행된 공정이다.
이어서, 도 1f에 도시된 바와 같이, 셀 트랜지스터의 소스/드레인 영역(19)에 플러그 콘택을 형성하기 위한 폴리실리콘(20) 증착 및 에치백 공정을 진행한다.
상술한 바와 같은 종래 기술에서, 셀콘택 면적을 도 1f의 참조 번호 'a'로써 정의된다. 따라서, 셀 트랜지스터의 소스/드레인 접합에서의 누설 전류량을 최소화하기 위해 접합 면적을 줄이고 있으나, 콘택 저항 증가로 인한 셀 트랜지스터 동작 전류 감소로 인해 전체 칩의 속도 저하 및 리프레시 불량이 불생하게 된다.
결국, 디자인 룰을 축소할 때, 셀 트랜지스터 특성 개선이 어렵고, 셀 트랜지스터의 접합 또는 콘택 면적의 축소가 어려운 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 셀 트랜지스터 형성시 디자인 룰 축소에 따른 셀 트랜지스터의 콘택 면적 감소 문제를 해결하는데 적합한 셀 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체 소자의 셀 트랜지스터 제조 방법은 반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 측벽에 스페이서를 형성하고 이에 얼라인 시켜 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 절연막 플러그를 형성하는 단계, 상기 절연막 플러그 상에 에피텍셜막을 성장시키는 단계, 상기 에피텍셜막을 에치백하여 표면적을 증대시키는 단계, 및 상기 에피텍셜막이 콘택되는 플러그를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 셀 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판에(31), 국부적으로 소자분리막(32)을 형성한다. 소자분리막(32)은 STI(Shallow Trench Isolation) 방식 또는 LOCOS(Local Oxidation of Silicon) 방식을 적용할 수 있다.
도 2b에 도시된 바와 같이, 반도체 기판(31) 상에 게이트절연막(33), 폴리실리콘막(34), 텅스텐실리사이드(35), 하드마스크질화막(36)을 차례로 증착하고 게이트 마스크 및 식각 공정에 의해 다수의 게이트 패턴을 형성한다. 그리고나서 LDD(Lighty Doped Drain) 이온 주입 공정을 실시하여 LDD 영역(37)을 형성한다. 이 LDD 구조는 소자 내에 저항이 큰 영역을 형성함으로써, 드레인 접합에 걸리는 수평 전계를 완화시키는 역할을 한다.
도 2c에 도시된 바와 같이, 게이트 패턴을 포함한 결과물 전면에 셀측벽용 질화막(38)을 증착한다. 이 때, 실리콘질화막(Si3N4) 대신에 산화막(Oxide)을 사용할 수 있으나, 본 발명에서는 실리콘질화막을 사용한다.
도 2d에 도시된 바와 같이, 셀 측벽스페이서(38a)를 형성하기 위해 실리콘질화막을 에치백하고, 드러난 반도체 기판(31a)을 일부 두께 식각한다. 이 때, 반도체 기판(31a)이 식각되어 형성된 트렌치(39)의 식각 깊이는 1000Å∼2000Å으로 한다.
도 2e에 도시된 바와 같이, 트렌치(39)내에 절연막 플러그를 형성하기 위한 산화막(41)을 증착한다. 이 때, 산화막(41)은 게이트 스페이서(40)의 70%의 값보다 큰 두께로 증착한다.
도 2f에 도시된 바와 같이, 산화막(41a) 에치백을 진행한다. 이 때, 셀의 LDD 영역(37a)에 이온주입 진행시 도펀트의 Rp와 Rp-ΔRp 사이에 절연막 플러그 상부가 위치하도록 에치 타겟을 결정한다. Rp는 프로젝트 레인지이다.
도 2g에 도시된 바와 같이, 절연막 플러그 형성 공정 후 드러난 셀 LDD 측면 부분으로부터 선택적 에피텍셜막(42)을 성장시킨다. 이 에피텍셜막(42)은 금속층과의 접착력을 향상시키고 콘택 저항을 감소시키기 위하여 콘택홀 내부에 버퍼층으로 사용된다. 그런데, 반도체 소자의 고집적화에 따라 오픈된 콘택 홀의 에스펙트 비(aspect ratio)가 매우 크기 때문에, 주로 IMP 스퍼터링 방법에 의해 에피텍셜막(42)을 형성한다.
도 2h에 도시된 바와 같이, 에치백 공정을 진행하여 에피텍셜막(42a)의 측면 표면적을 증가시킨다. 이후에 표면적의 극대화를 위해 에피텍셜 성장과 에치백을 추가로 진행할 수 있다.
도 2i에 도시된 바와 같이, 셀 트랜지스터의 소스/드레인 영역에 플러그 콘택을 형성하기 위해 폴리실리콘(43)을 증착하고, 에치백 공정을 진행한다.
종래 기술의 도 1f의 (a)와 본 발명의 도2i의(b)를 비교해볼 때, 셀 트랜지스터의 소스/드레인 영역의 폴리실리콘 플러그 콘택의 접촉 면적은 커지고, 반도체 기판과 접촉된 소스/드레인 접합 면적은 줄어든 것을 알 수 있다. 일반적으로 반도체 공정에서의 콘택 저항은 에피텍셜 성장된 부분과 LDD 이온주입 영역의 연속성 있는 계면보다는 폴리실리콘과 반도체 기판 콘택의 계면저항이 크다.
상술한 바와 같이 본 발명은 반도체 셀 트렌지스터 제조시 칩 사이트 축소를 위한 디자인 룰(Sesign Rule) 축소시에도 셀 트랜지스터 콘택(contact) 부분의 실리콘 기판과 플러그 폴리실리콘막(plug poly layer)의 콘택(contact) 면적을 크게하여, 콘택 저항을 줄일 수 있게 되어, 트랜지스터의 콘택 저항 특성 저하 없이 소스/드레인 접합 면적을 최소화할 수 있게 되고, 접합을 통한 누설 전류를 줄일 수 있다. 전체적인 셀 트랜지스터의 전기적 특성 향상으로 동작 속도 향상 및 리프레시(refresh) 특성 개선 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 장 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 선택적 에피텍셜막의 측면과 플러그 폴리실리콘막이 콘택되어 종래 기술 대비 2배 이상 많은 콘택 면적을 확보하므로써, 콘택 저항 감소 효과를 얻을 수 있다.
또한, 소스/드레인 접합 형성이 가능하게 되어 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체 기판 상에 다수의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴 측벽에 스페이서를 형성하고 이에 얼라인 시켜 상기 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막 플러그를 형성하는 단계;
    상기 절연막 플러그 상에 에피텍셜막을 성장시키는 단계;
    상기 에피텍셜막을 에치백하여 표면적을 증대시키는 단계; 및
    상기 에피텍셜막이 콘택되는 플러그를 형성하는 단계
    를 특징으로 하는 반도체 소자의 셀 트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치의 깊이는 1000Å∼2000Å인 반도체 소자의 셀 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 절연막 플러그는 산화막인 반도체 소자의 셀 트랜지스터 제조 방법.
  4. 제 3항에 있어서,
    상기 산화막은 게이트 스페이스 값의 70% 보다 큰 두께로 형성된후, 에치백되어 형성되는 반도체 소자의 셀 트랜지스터 제조 방법.
  5. 제 1항에 있어서,
    상기 선택적 에피텍셜막은 에피텍셜성장과 에치백 공정을 반복하여 형성되는 것을 특징으로 하는 반도체 소자의 셀 트랜지스터 제조 방법.
  6. 제 1항에 있어서,
    상기 플러그는 폴리실리콘인 반도체 소자의 셀 트랜지스터 제조 방법.
KR1020040091437A 2004-11-10 2004-11-10 반도체 소자의 셀 트랜지스터 제조 방법 KR20060042692A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040091437A KR20060042692A (ko) 2004-11-10 2004-11-10 반도체 소자의 셀 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040091437A KR20060042692A (ko) 2004-11-10 2004-11-10 반도체 소자의 셀 트랜지스터 제조 방법

Publications (1)

Publication Number Publication Date
KR20060042692A true KR20060042692A (ko) 2006-05-15

Family

ID=37148531

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040091437A KR20060042692A (ko) 2004-11-10 2004-11-10 반도체 소자의 셀 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR20060042692A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790246B1 (ko) * 2006-12-26 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR101067861B1 (ko) * 2010-10-22 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790246B1 (ko) * 2006-12-26 2008-01-02 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR101067861B1 (ko) * 2010-10-22 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Similar Documents

Publication Publication Date Title
KR100772114B1 (ko) 반도체 소자의 제조방법
KR100844933B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100806038B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20070000758A (ko) 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법
JP2007027348A (ja) 半導体装置及びその製造方法
KR20070020919A (ko) 리세스 채널 어레이 트랜지스터 및 그 제조 방법
KR100370128B1 (ko) 반도체 소자의 제조방법
KR20060042692A (ko) 반도체 소자의 셀 트랜지스터 제조 방법
KR100906648B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100273320B1 (ko) 반도체소자의 실리사이드 형성방법_
KR20080006268A (ko) 터널링 전계 효과 트랜지스터의 제조 방법
KR100625394B1 (ko) 반도체 소자의 제조 방법
US6720224B2 (en) Method for forming transistor of semiconductor device
KR100705211B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100580046B1 (ko) 반도체 소자 제조 방법
KR20080029266A (ko) 반도체 소자의 제조방법
KR20050122475A (ko) 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법
KR101169684B1 (ko) 반도체 소자의 트랜지스터 및 그의 제조방법
KR100359162B1 (ko) 트랜지스터의 제조 방법
KR100446312B1 (ko) 접합 누설 억제를 위한 반도체 소자 제조방법
KR100423094B1 (ko) 실리사이드의 브릿지 방지방법
KR20010054168A (ko) 반도체소자의 콘택홀 및 그 형성방법
KR100390992B1 (ko) 트랜지스터의 제조 방법
KR20000041698A (ko) 모스 트랜지스터 제조방법
KR20020056289A (ko) 반도체 소자의 콘택 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination