KR100906648B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 측벽에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서 양측의 상기 반도체 기판을 1차 식각하여 초기 트렌치를 형성하는 단계; 상기 제1 스페이서 및 상기 초기 트렌치의 측벽에 제2 스페이서를 형성하는 단계; 상기 제2 스페이서 양측의 상기 반도체 기판을 2차 식각하여 최종 트렌치를 형성하는 단계; 상기 2차 식각 후 드러나는 반도체 기판 표면에 절연막을 형성하는 단계; 상기 제2 스페이서를 제거하는 단계; 및 선택적 에피택셜 성장 공정을 수행하여 상기 최종 트렌치를 매립하는 에피택셜 반도체층을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법은, 트랜지스터의 소스/드레인 영역과 반도체 기판의 웰(well) 사이에 절연막을 개재시켜 상호 분리시킴으로써, 접합 누설 전류, GIDL, 핫 캐리어 효과, 접합 캐패시턴스 등을 감소시켜 고속 저전력의 트랜지스터를 구현할 수 있다.
트랜지스터, 소스/드레인 영역, 선택적 에피택셜 성장, 누설 전류

Description

반도체 소자의 트랜지스터 제조 방법{METHOD FOR MANUFACTURING TRANSISTOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터 구조를 나타내는 단면도이다.
도1을 참조하면, 소자 분리막(11)을 구비하는 반도체 기판(10) 상에는 게이트(12)가 구비된다. 이때, 게이트(12)는 게이트 전극(12a) 및 게이트 하드마스크(12b)가 적층된 구조를 가지며, 게이트(12)의 측벽에는 게이트 스페이서(13)가 구비된다. 게이트(12) 양측의 반도체 기판(10) 활성 영역에는 이온주입(implant) 공정에 의한 소스/드레인 영역(14)이 구비된다.
여기서, 본 도면의 소스/드레인 영역(14)은 게이트(12)의 저면 아래에 위치하고 있으나, 이와 다르게 소스/드레인 영역이 게이트의 저면보다 소정 정도 융기 되어 형성될 수도 있다. 이를 융기된 소스/드레인(elevated source/drain, 이하, ESD) 구조라 하며 일반적으로 선택적 에피택셜 성장(selective epitaxial growth, 이하, SEG) 공정을 이용하여 형성되고 있다.
이와 같은 트랜지스터 구조에 있어서, 최근 반도체 소자의 집적도가 증가함에 따라 트랜지스터의 형성 면적이 점차 감소하면서 소스/드레인 영역(융기된 소스/드레인 영역을 포함함)의 도핑 농도를 증가시키는 것이 필연적으로 요구되고 있다.
그러나, 소스/드레인 영역의 도핑 농도 증가는 접합 누설 전류(junction leakage current), GIDL(Gate Induced Drain Leeakage), 핫 캐리어 효과(hot carrier effect) 등을 증가시켜 트랜지스터의 전력 소모를 증가시키는 문제점이 있다. 또한, 소스/드레인 영역의 도핑 농도 증가는 접합 캐패시턴스(junction capacitance)를 증가시켜 트랜지스터의 고속 동작을 방해하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트랜지스터의 소스/드레인 영역과 반도체 기판의 웰(well) 사이에 절연막을 개재시켜 상호 분리시킴으로써, 접합 누설 전류, GIDL, 핫 캐리어 효과, 접합 캐패시턴스 등을 감소시켜 고속 저전력의 트랜지스터를 구현할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 측벽에 제1 스페이서를 형성하는 단계; 상기 제1 스페이서 양측의 상기 반도체 기판을 1차 식각하여 초기 트렌치를 형성하는 단계; 상기 제1 스페이서 및 상기 초기 트렌치의 측벽에 제2 스페이서를 형성하는 단계; 상기 제2 스페이서 양측의 상기 반도체 기판을 2차 식각하여 최종 트렌치를 형성하는 단계; 상기 2차 식각 후 드러나는 반도체 기판 표면에 절연막을 형성하는 단계; 상기 제2 스페이서를 제거하는 단계; 및 선택적 에피택셜 성장 공정을 수행하여 상기 최종 트렌치를 매립하는 에피택셜 반도체층을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법은, 트랜지스터의 소스/드레인 영역과 반도체 기판의 웰(well) 사이에 절연막을 개재시켜 상호 분리시킴으로써, 접합 누설 전류, GIDL, 핫 캐리어 효과, 접합 캐패시턴스 등을 감소시켜 고속 저전력의 트랜지스터를 구현할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(20)에 소자 분리막(21)을 형성하여 반도체 기판(20)의 활성 영역을 한정하고, 공지의 방법으로 반도체 기판(20) 내에 웰(미도시됨)을 형성한다.
이어서, 반도체 기판(20) 상에 공지의 방법으로 게이트 패턴(200)을 형성한다. 게이트 패턴(200)은 게이트 절연막(22), 게이트 전극(23) 및 게이트 하드마스크(24)가 적층된 구조를 갖는다. 여기서, 게이트 전극(23)은 폴리실리콘 및 텅스텐의 적층 구조 또는 폴리실리콘 및 텅스텐 실리사이드의 적층 구조로 이루어질 수 있고, 게이트 하드마스크(24)는 질화막으로 이루어질 수 있다.
이어서, 게이트 패턴(200)을 포함하는 결과물의 전면에 스페이서용 산화막을 형성한 후, 반도체 기판(20)이 드러날 때까지 이 스페이서용 산화막을 전면 식각(blanket etch)하여 게이트 패턴(200)의 측벽에 산화막 스페이서(25)를 형성한다.
도2b에 도시된 바와 같이, 게이트 패턴(200) 및 산화막 스페이서(25)에 의하여 드러나는 반도체 기판(20)의 활성 영역 즉, 후속 소스/드레인이 형성될 영역을 1차 식각하여 초기 트렌치(t)를 형성하되, 초기 트렌치(t)의 깊이(d1)가 후속 소스/드레인 영역의 깊이보다 얕게 되도록 형성한다. 이러한 초기 트렌치(t)의 깊이(d1)는 50~100Å 정도가 되는 것이 바람직하다.
도2c에 도시된 바와 같이, 초기 트렌치(t)를 포함하는 결과물의 전면에 스페이서용 질화막을 형성한 후, 반도체 기판(20)이 드러날 때까지 이 스페이서용 질화막을 전면 식각함으로써 상기 1차 식각된 반도체 기판(20)의 측벽 및 산화막 스페이서(25) 측벽에 질화막 스페이서(26)를 형성한다.
도2d에 도시된 바와 같이, 게이트 패턴(200), 산화막 스페이서(25) 및 질화막 스페이서(26)에 의하여 드러나는 반도체 기판(20)의 활성 영역을 2차 식각하여 초기 트렌치(t)보다 깊은 최종 트렌치(t′)를 형성한다. 이때, 최종 트렌치(t′)는 후속 소스/드레인 영역에 대응하는 위치에 구비될 수 있으며 그에 따라 반도체 기판(20) 활성 영역의 2차 식각은 후속 소스/드레인 영역의 깊이와 같은 정도가 될 때까지 수행되는 것이 바람직하다. 즉, 상기 초기 트렌치(t)의 깊이(d1)에 2차 식각의 깊이(d2)의 합한 값인 최종 트렌치(t′)의 깊이(d1+d2)는 후속 소스/드레인 영역의 깊이와 같은 정도가 될 수 있다. 여기서, 2차 식각의 깊이(d2)는 200~300Å 이 되는 것이 바람직하다.
도2e에 도시된 바와 같이, 상기 최종 트렌치(t′) 형성 후 드러나는 반도체 기판(20) 활성영역의 표면에 산화막(27)을 형성한다. 이 산화막(27)에 의하여 후속 소스/드레인 영역과 반도체 기판(20)의 웰이 상호 분리되므로 접합 누설 전류, GIDL, 핫 캐리어 효과, 접합 캐패시턴스 등이 감소될 수 있다. 산화막(27)은 50~200Å의 두께를 갖는 것이 바람직하다.
이어서, 질화막 스페이서(26)를 제거한다. 그 결과, 최종 트렌치(t′)에서 산화막(27)으로 덮이지 않는 부분의 반도체 기판(20)을 노출시키는 개구부("A" 참조)가 형성된다. 이와 같은 개구부(A)는 후속 SEG 공정을 위한 것이면서 아울러 후속 채널 영역의 형성을 위한 것으로서, 개구부(A)의 깊이는 전술한 초기 트렌치(t)의 깊이(d1)에 대응하여 50~100Å 정도가 될 수 있다.
도2f에 도시된 바와 같이, SEG 공정을 수행하여 최종 트렌치(t′)의 내부에 에피택셜 반도체층(28)을 형성한다. 이때, 에피택셜 반도체층(28)의 두께(d3)는 최종 트렌치(t′)를 완전히 매립하도록 최종 트렌치(t′)의 깊이(d1+d2) 이상의 값을 갖는다. 특히, 에피택셜 반도체층(28)의 두께가 최종 트렌치(t′)의 깊이보다 큰 값을 갖는 경우에는 전술한 ESD 구조가 형성될 수 있다.
이어서, 에피택셜 반도체층(28)에 소스/드레인 이온주입 공정을 수행함으로써 소스/드레인 영역을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터 구조를 나타내는 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 소자 분리막
22 : 게이트 절연막 23 : 게이트 전극
24 : 게이트 하드마스크 25 : 산화막 스페이서
26 : 질화막 스페이서 27 : 산화막
28 : 에피택셜 반도체층

Claims (11)

  1. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 양측의 상기 반도체 기판을 1차 식각하여 초기 트렌치를 형성하는 단계;
    상기 제1 스페이서 및 상기 초기 트렌치의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서 양측의 상기 반도체 기판을 2차 식각하여 최종 트렌치를 형성하는 단계;
    상기 2차 식각 후 드러나는 반도체 기판 표면에 절연막을 형성하는 단계;
    상기 제2 스페이서를 제거하는 단계; 및
    선택적 에피택셜 성장 공정을 수행하여 상기 최종 트렌치를 매립하는 에피택셜 반도체층을 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 제1 스페이서는, 산화막으로 이루어지고,
    상기 제2 스페이서는, 질화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은, 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 초기 트렌치의 깊이는 소스/드레인 예정 영역의 깊이보다 작은
    반도체 소자의 트랜지스터 제조 방법.
  5. 제1항 또는 제4항에 있어서,
    상기 최종 트렌치의 깊이는 소스/드레인 예정 영역의 깊이와 동일한
    반도체 소자의 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 초기 트렌치의 깊이는 50~100Å인
    반도체 소자의 트랜지스터 제조 방법.
  7. 제1항 또는 제6항에 있어서,
    상기 2차 식각 단계에서 식각되는 상기 반도체 기판의 깊이는 200~300Å인
    반도체 소자의 트랜지스터 제조 방법.
  8. 제1항 또는 제3항에 있어서,
    상기 절연막의 두께는 50~200Å인
    반도체 소자의 트랜지스터 제조 방법.
  9. 제1항에 있어서,
    상기 에피택셜 반도체층의 두께는 상기 최종 트렌치의 깊이보다 크거나 같은
    반도체 소자의 트랜지스터 제조 방법.
  10. 제1항에 있어서,
    상기 에피택셜 반도체층 형성 단계 후에,
    상기 에피택셜 반도체층에 소스/드레인 이온주입을 수행하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제1항에 있어서,
    상기 제1 스페이서 형성 단계 또는 상기 제2 스페이서 형성 단계는,
    결과물의 전면에 스페이서용 절연막을 형성하는 단계; 및
    상기 반도체 기판이 드러날 때까지 상기 스페이서용 절연막을 전면 식각하는 단계를 포함하는
    반도체 소자의 트랜지스터 제조 방법.
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