KR20060004463A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 접합부의 누설전류를 개선하기 위한 반도체 소자의 제조방법을 개시한다. 소자분리 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 전면 상에 균일한 두께로 제1산화막을 증착하는 단계; 상기 제1산화막 상에 트렌치를 매립하도록 제2산화막을 증착하는 단계; 상기 제2산화막 및 제1산화막을 씨엠피하여 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 기판 전면 상에 전이금속막과 캡핑막을 차례로 증착하는 단계; 상기 기판 결과물을 열처리하여 게이트 및 소오스/드레인 영역 표면에 금속실리사이드를 형성하는 단계; 및 상기 캡핑막과 미반응한 전이금속막을 제거하는 단계를 포함한다.
Description
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 1f는 종래의 문제점을 설명하기 위한 도 1e의 A부분에 대한 확대 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2g는 도 2f의 B부분에 대한 확대 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22a : 제1산화막
22b : 제2산화막 22 : 소자분리막
23 : 게이트 산화막 24 : 게이트 폴리실리콘막
25 : 게이트 26 : 스페이서
27 : 소오스/드레인 영역 28 : 전이금속막
28a : 실리사이드 29 : 캡핑막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 접합부 의 누설전류를 개선하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 반도체 소자 제조방법을 도 1a 내지 도 1f를 참조하여 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(11)의 소자분리 영역을 식각하여 트렌치(T)를 형성한다.
도 1b를 참조하면, 상기 트렌치(T)를 매립하도록 기판(11) 전면 상에 고밀도 플라즈마(high density plasma; 이하, HDP) 산화막(12a)을 증착한다.
도 1c를 참조하면, 상기 HDP 산화막(12a)을 씨엠피하여 액티브 영역을 한정하는 소자분리막(12)을 형성한다. 그런다음, 상기 기판(11) 상에 게이트산화막(13)과 게이트 폴리실리콘막(14)을 차례로 형성한 후, 이들을 패터닝하여 게이트(15)를 형성한다. 이어서, 상기 게이트(15) 양측벽에 스페이서(16)를 형성한 후, 상기 스페이서(16)를 포함한 게이트(15)의 양측 기판 표면 내에 소오스/드레인 영역(17)을 형성한다.
도 1d를 참조하면, 기판 결과물 상에 코발트(Co)막(18)과 질화티타늄(TiN)의 캡핑막(19)을 차례로 증착한다.
도 1e를 참조하면, 상기 기판 결과물을 열처리하여 게이트(15) 및 소오스/드레인 영역(17)의 표면에 금속실리사이드(18a)를 형성한다. 그런다음, 캡핑막(19)과 미반응한 코발트막(18)을 제거한다.
이후, 반도체 소자가 완성되도록 공지된 후속 공정들을 차례로 진행한다.
그런데, 종래의 방법에 따라 제조된 반도체 소자는, 도 1f에 도시된 바와 같이, 소자분리막(12)의 상단 코너부에 실리사이드(18a)가 제대로 형성되지 않아 소오스/드레인 영역(17), 즉, 접합부에서 누설전류가 발생한다. 이것은 실리사이드를 형성하기 위한 열처리시 HDP 산화막의 아웃-개싱(out-gasing)이 실리사이드 형성을 방해하기 때문이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 접합부에서의 누설전류를 개선하기 위한 반도체 소자의 제조방법을 제공함에 그 목 적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 전면 상에 균일한 두께로 제1산화막을 증착하는 단계; 상기 제1산화막 상에 트렌치를 매립하도록 제2산화막을 증착하는 단계; 상기 제2산화막 및 제1산화막을 씨엠피하여 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 기판 전면 상에 전이금속막과 캡핑막을 차례로 증착하는 단계; 상기 기판 결과물을 열처리하여 게이트 및 소오스/드레인 영역 표면에 금속실리사이드를 형성하는 단계; 및 상기 캡핑막과 미반응한 전이금속막을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1산화막은 USG/TEOS 산화막/ALD(atomic layer deposition) 산화막을 사용하며, 1∼1000Å의 두께로 증착시킨다.
그리고, 상기 제2산화막은 HDP 산화막을 사용하며, 상기 전이금속막은 코발트를, 상기 캡핑막은 질화티타늄을 사용한다.
또한, 상기 열처리는 급속열처리로 수행하며, 연속해서 2회 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 반도체 기판(21)의 소자분리 영역을 식각하여 트렌치(T)를 형성한다.
도 2b를 참조하면, 트렌치(T)가 형성된 기판 전면 상에 균일한 두께로 제1산화막(22a)을 증착한다. 여기서, 제1산화막(22a)으로는 USG/TEOS 산화막/ALD 산화막을 사용하며, 1∼1000Å의 두께로 증착한다.
도 2c를 참조하면, 상기 제1산화막(22a) 상에 트렌치(T)를 매립하도록 제2산화막(22b)을 증착한다. 여기서, 제2산화막(22b)으로는, 바람직하게 HDP 산화막을 사용한다.
도 2d를 참조하면, 제2산화막(22b) 및 제1산화막(22a)을 씨엠피하여 액티브 영역을 한정하는 소자분리막(22)을 형성한다. 그런 다음, 상기 소자분리막(22)이 형성된 기판 전면 상에 게이트 산화막(23)과 게이트 폴리실리콘막(24)을 차례로 형성한 후, 이들을 패터닝하여 기판 액티브 영역 상에 게이트(25)를 형성한다.
다음으로, 공지의 방법에 따라 상기 게이트(25)의 양측벽에 스페이서(26)를 형성한 후, 이온주입 공정을 통해 상기 스페이서(26)를 포함한 게이트(25) 양측의 기판 표면 내에 소오스/드레인 영역(27)을 형성한다.
도 2e를 참조하면, 상기 기판 전면 상에 전이금속막(28)과 캡핑막(29)을 차 례로 증착한다. 여기서, 상기 전이금속막(28)으로는 바람직하게 코발트를 사용하며, 상기 캡핑막(29)으로는 바람직하게 질화티타늄을 사용한다.
도 2f를 참조하면, 상기 기판 결과물을 열처리하여 게이트(25) 및 소오스/드레인 영역(27) 표면에 금속실리사이드(28a)를 형성한다. 이때, 상기 열처리는 바람직하게 급속열처리로 진행하며, 연속해서 2회 수행한다. 그 다음, 상기 캡핑막(29)과 미반응한 전이금속막(28)을 제거한다.
이후, 도시하지는 않았으나, 공지의 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 실리사이드는 소오스/드레인 영역의 표면은 물론 그 측면에서 안정적으로 형성되며, 이에 따라, 접합부 누설전류 특성을 개선시킬 수 있다.
자세하게, 식각속도가 빠른 USG/TEOS 산화막/ALD 산화막을 트렌치의 내부에 증착하고, 상기 USG/TEOS 산화막/ALD 산화막 상에 HDP 산화막을 증착한 다음, 이들을 씨엠피하여 2중 소자분리막을 형성한다. 이때, USG/TEOS 산화막/ALD 산화막은 식각속도가 HDP 산화막보다 빨라서 더 많은 양이 식각되어 소자분리막의 상단 코너부에 빈 공간이 생긴다. 이 빈 공간에 전이금속막이 채워지며, USG/TEOS 산화막/ALD 산화막이 전이금속과 HDP 산화막의 접촉을 막아준다. 이렇게 함으로써, 실리사이드 열처리시 HDP 산화막의 아웃-개싱으로 인해 소자분리막 상단 코너부에 실리사이드가 제대로 형성되지 않는 문제를 해결하여 접합부의 누설전류를 방지할 수 있다.
도 2g는 도 2f의 B부분에 대한 확대 단면도로서, 도시된 바와 같이, 소자분리막 상단 코너부(C)에 실리사이드(28a)가 형성되어 접합부의 누설전류를 크게 줄일 수 있다.
이상에서와 같이, 본 발명은 식각속도가 다른 소자분리막을 이중으로 형성함으로써 소자분리막 상단 코너부에 실리사이드가 미형성되는 것을 방지하여 접합부의 누설전류를 방지할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 소자분리 영역을 갖는 반도체 기판을 제공하는 단계;상기 기판의 소자분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 기판 전면 상에 균일한 두께로 제1산화막을 증착하는 단계;상기 제1산화막 상에 트렌치를 매립하도록 제2산화막을 증착하는 단계;상기 제2산화막 및 제1산화막을 씨엠피하여 액티브 영역을 한정하는 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 기판 액티브 영역 상에 게이트를 형성하는 단계;상기 게이트 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;상기 기판 전면 상에 전이금속막과 캡핑막을 차례로 증착하는 단계;상기 기판 결과물을 열처리하여 게이트 및 소오스/드레인 영역 표면에 금속실리사이드를 형성하는 단계; 및상기 캡핑막과 미반응한 전이금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1산화막은 USG/TEOS 산화막/ALD 산화막을 사용하 는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1산화막은 1∼1000Å의 두께로 증착한 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2산화막은 HDP 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 전이금속막은 코발트를 사용하며, 상기 캡핑막은 질화티타늄을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리는 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 급속열처리는 연속해서 2회 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR (1) | KR20060004463A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842506B1 (ko) * | 2006-12-26 | 2008-07-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100906648B1 (ko) * | 2008-01-03 | 2009-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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2004
- 2004-07-09 KR KR1020040053588A patent/KR20060004463A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842506B1 (ko) * | 2006-12-26 | 2008-07-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| KR100906648B1 (ko) * | 2008-01-03 | 2009-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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