KR100842506B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 반도체 기판의 상부에 포토레지스트를 도포하고 패터닝하여 트렌치를 형성하는 단계와, 트렌치의 내벽과 상기 반도체 기판의 상부에 산화막을 형성하는 단계와, 산화막의 상부에 질화막을 증착하는 단계와, 트렌치의 내부로 절연막을 갭필하는 단계와, 절연막을 평탄화하고 트렌치 내부의 질화막은 남기고 반도체 기판 상의 질화막을 역 모트패턴(reverse moat pattern)을 사용하여 제거하는 단계를 포함한다. 따라서 본 발명은, 소자분리막 형성시 파티클로 인하여 발생되는 블록 디펙트(block defect)의 발생을 감소시켜 소자의 신뢰성과 품질 향상에 기여할 수 있으며, 또한, 질화막의 두께가 얇아짐에 따라 자체적인 파티클 감소와 장비의 정비 주기가 연장되어 생산성 향상과 코스트 감소의 효과를 가진다.

반도체 소자, 소자분리막, 트렌치, 산화막, 질화막

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FABRICATING SHALLOW TRENCH ISOLATION OF SEMICONDUCTOR DEVICE}

도 1a 내지 1d는 종래 기술에 따른 소자 분리막 형성 방법을 설명하기 위한 공정 단면도이고,

도 2는 종래의 질화막에 파티클이 발생되어 모트 에치(moat etch)시 발생되는 문제점을 보여주는 단면도이고,

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법의 공정 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 기판 11 : 포토레지스트

12 : 트렌치 13 : 산화막

14 : 질화막 15 : 절연막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는 소자분리막 형성시 파티클로 인하여 발생되는 블록 디펙트(block defect)를 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 장치에서는 통상적으로 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러 가지 소자영역들을 전기적으로 분리하기 위해 소자분리막을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.

이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 'LOCOS'라 한다)이 가장 많이 사용되고 있다. LOCOS 소자분리는 반도체 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계 및 반도체 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 '협채널 효과(narrow channel effect)'가 유발되어 트랜지스터의 전기적 특성을 악화시킨다.

따라서 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS) 공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 상기한 PBL 공정이나 PSL 공정에서는 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 이점은 얻을 수 있으나, 반도체 기판과의 단차가 심해져 후속의 공정에서 불량을 유발시키는 단점이 있다.

그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 반도체 기판 자체에 얕은 트렌치를 형성한 뒤, 절연물을 매립하는 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 'STI'라 함) 방법이 가장 이상적인 소자분리막제조 방법으로서 이용되고 있다.

도 1a 내지 1d는 종래 기술에 따른 소자 분리막 형성 방법을 설명하기 위한 공정 단면도이다.

먼저, 도 1a를 참조하면, 실리콘 기판(101) 상에 100∼200Å 두께의 패드 산화막(102)과 1500∼2000Å 두께의 패드 질화막(103)을 차례로 형성하며, 포토레지스트(104)를 도포하고 레티클을 이용하여 노광 및 현상공정으로 포토레지스트(104)를 패터닝한다. 이후 패터닝된 포토레지스트(104)를 마스크로 반도체 소자가 형성될 액티브 영역과 반도체 소자 분리 영역이 형성될 필드영역을 구분하기 위하여 패드 질화막(103) 및 패드 산화막(102)을 식각하여 오픈부를 형성한 다음, 드러난 실리콘 기판(101)을 소정 깊이로 식각하여 얕은 트렌치(105)를 형성한다.

다음에, 도 1b에 도시된 바와 같이 열 산화(thermal oxidation)에 의해 트렌치(105)의 측벽에 200∼400Å 두께의 측벽 산화막(wall oxide)(106)을 형성한다.

이어서, 도 1c에 도시된 바와 같이, 측벽 산화막(106)이 형성된 트렌치(105) 를 완전히 갭-필(gap fill)하도록 기판 전면상에 소자분리 절연막(107)을 형성한다.

다시, 도 1d와 같이 패드 질화막(103) 표면이 노출되도록 소자분리 절연막을 화학기계연마(chemical mechanical polishing)하고, 패드 질화막(103) 및 패드 산화막 제거를 위한 식각 및 세정 공정 등을 수행함으로써 STI 공정을 완료한다.

그런데, 실리콘 기판(101) 상에 패드 산화막(102)과 패드 질화막(103)을 차례로 형성하는 과정에서 파티클의 발생 우려가 크고, 이 파티클로 하여 도 2에서와 같이, 모트 에치(moat etch)시 파티클로 하여 그 부분이 에칭이 이루어지지 않는 문제가 발생된다. 또한, 패드 질화막(103)이 1500∼2000Å의 비교적 두꺼운 두께를 가지는데, 이 질화막(103)의 두께가 두꺼울수록 증착 시간이 길어지고, 파티클의 발생의 가능성도 크게 되어 장비의 잦은 정비 등으로 장비 운영의 효율성이 크게 떨어지는 문제점이 있었다.

본 발명은 상기한 바와 같은 결점을 해소시키기 위하여 안출된 것으로서, 소자분리막 형성시 파티클로 인하여 발생되는 블록 디펙트(block defect)의 발생을 감소시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은, 질화막의 두께가 얇아짐에 따라 자체적인 파티클 감소와 장비의 정비 주기가 연장될 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은, 반도체 소자의 소자분리막 형성방법에 있어서, 반도체 기판의 상부에 포토레지스트를 도포하고 패터닝하여 트렌치를 형성하는 단계와, 트렌치의 내벽과 상기 반도체 기판의 상부에 산화막을 형성하는 단계와, 산화막의 상부에 질화막을 증착하는 단계와, 트렌치의 내부로 절연막을 갭필하는 단계와, 절연막을 평탄화하고 트렌치 내부의 질화막은 남기고 반도체 기판 상의 질화막을 역 모트패턴(reverse moat pattern)을 사용하여 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법의 공정 단면도이다.

우선, 반도체 소자의 소자분리막 형성방법은, 반도체 기판의 상부에 포토레지스트를 도포하고 패터닝하여 트렌치를 형성하는 단계와, 트렌치의 내벽과 상기 반도체 기판의 상부에 산화막을 형성하는 단계와, 산화막의 상부에 질화막을 증착하는 단계와, 트렌치의 내부로 절연막을 갭필하는 단계와, 절연막을 평탄화하고 상기 질화막을 제거하는 단계를 포함한다.

여기서 산화막 형성하는 단계에서, 산화막은 1000∼3000Å의 두께로 형성되는 것이 바람직하며, 더욱 바람직하게는 질화막 증착 단계에서의 질화막은 100∼300Å의 두께로 형성되는 것이다.

또한, 절연막의 갭필은 저압 화학 기상 증착 방식으로 실시되는 것이 바람직하며, 더욱 바람직하게 질화막 제거는 역 모트패턴(reverse moat pattern)을 사용하여 제거되는 것이 바람직하다.

역 모트패턴은, CMP공정으로 드러난 질화막에 대해서는 활성 영역 에지부의 일정 부분만을 남기고 리소그라피 공정에 의해 패터닝하게 된다.

리소그라피 공정시 사용되는 마스크(MASK) 제작시에는 활성 영역을 한정 할 때 사용된 마스크, 즉 STI를 패터닝할 때 사용된 마스크와 식각되는 부분이 반대가 되도록 리버스(reverse) 형태로 만든 것이다.

이하 첨부된 본 발명의 실시 예에 따른 반도체소자의 소자분리막 형성방법을 도 3a 내지 도 3g를 참고하여 상세하게 설명하면 다음과 같다.

첨부한 도 3a를 참조하면, 실리콘 기판(10) 상에 포토레지스트(11)를 도포하고 레티클을 이용하여 노광 및 현상공정으로 포토레지스트(11)를 패터닝 한다. 이 후 도 3b에서와 같이, 패터닝된 포토레지스트(11)를 마스크로 반도체 소자가 형성될 액티브 영역과 반도체 소자 분리 영역이 형성될 필드영역을 구분하기 위하여 포토레지스트(11)를 식각하여 오픈부를 형성한 다음, 드러난 실리콘 기판(10)을 소정 깊이로 식각하여 얕은 트렌치(12)를 형성한다.

그리고 도 3c를 참고하면, 트렌치(12)가 형성된 반도체 기판(10)상에 산화막(13)을 형성하며, 이 때 산화막(13)은 트렌치(12)의 내벽과 아울러 반도체 기판(10)의 전체에 1000∼3000Å의 두께로 형성한다.

이 산화막(13)은 이후에 STI와 모트 패턴의 단차를 형성하는데 사용된다.

그리고 도 3d에서는, 산화막(13)의 상부에 질화막(14)을 100∼300Å의 두께로 증착한다. 여기서 질화막(14)은 종래의 질화막보다 1/10 정도 얇기 때문에 파티클의 발생 가능성이 줄어들게 되며, 평탄화 공정시 정지점으로 이용된다.

다음, 도 3e에 도시한 바와 같이, 내벽에 산화막(13)과 질화막(14)이 형성된 트렌치(12)의 내부에 절연막(15)을 채운다. 절연막은 저압 화학 기상 증착(LPCVD ; low pressure chemical vapor deposition) 방식으로 760Torr 공정 압력하에서 유기금속(organometallic) 액체 소스 화학 물질인 TEOS(tetraethylorthosilicate)와 오존(O3)의 열 화학 기상 증착에 의한 산화막이 바람직하다.

그리고 도 3f에서는, 절연막(15)을 평탄화한다. 질화막(14)을 식각 정지점으로 하여 질화막(14)이 드러날 때까지 CMP 공정을 이용하여 평탄화한다.

이어서 도 3g에서는, 질화막(14)의 제거가 역 모트패턴을 사용하여 이루어지는데, 사용된 마스크는 활성 영역을 한정하기 위해 사용된 마스크, 즉 STI 형성부위가 식각되도록 제작된 마스크를 리버스 형태로 제작하여 활성 영역부위가 식각되도록 하며, 모양을 보면 트렌치(12)의 내벽을 따라 형성된다.

그러므로 본 발명의 공정에 따라, 종래의 질화막 증착 공정에 비해 질화막의 두께를 현저히 낮출 수 있어 기존 공정 조건에 비해 파티클 발생 자체를 줄여 줄 수 있고, 만약 파티클이 발생되었다고 하더라도 도 3d에서와 같이, STI 영역의 파티클은 STI 안에 묻히게 되어 이미 성장된 산화막과 질화막에 의해 단절되어 소자에 크게 영향을 미치지 못하게 되고, 또, 모트영역에 발생된 파티클은 후속 CMP 공정에서 제거되어 파티클에 의해 유발될 수 있는 소자의 신뢰성, 품질 문제를 크게 개선시킬 수 있게 되었다.

이상에서 설명한 것은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 소자분리막 형성방법은, 소자분리막 형성시 파티클로 인하여 발생되는 블록 디펙트(block defect)의 발생을 감소시켜 소자의 신뢰성과 품질 향상에 기여할 수 있으며, 질화막의 두께가 얇아짐에 따라 자체적인 파티클 감소와 장비의 정비 주기가 연장되어 생산성 향상과 코스트 감소의 효과를 가진다.

Claims (5)

1. 반도체 소자의 소자분리막 형성방법에 있어서,

   반도체 기판의 상부에 포토레지스트를 도포하고 패터닝하여 트렌치를 형성하는 단계와,

   상기 트렌치의 내벽과 상기 반도체 기판의 상부에 산화막을 형성하는 단계와,

   상기 산화막의 상부에 질화막을 증착하는 단계와,

   상기 트렌치의 내부로 절연막을 갭필하는 단계와,

   상기 절연막을 평탄화하고 상기 트렌치 내부의 상기 질화막은 남기고 상기 반도체 기판 상의 상기 질화막을 역 모트패턴(reverse moat pattern)을 사용하여 제거하는 단계,

   를 포함하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서,

   상기 산화막 형성하는 단계에서,

   상기 산화막은 1000∼3000Å로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서,

   상기 질화막 증착 단계에서,

   상기 질화막은 100∼300Å로 형성되는 것을 특징으로 하는 반도체 소자의 소 자분리막 형성방법.
4. 제 1 항에 있어서,

   상기 절연막의 갭필은 저압 화학 기상 증착 방식으로 실시되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 삭제

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