KR100779370B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치 형성 후 활성도가 매우 높은 래디컬 산화 공정으로 노출된 반도체 기판 표면과 하드 마스크 패턴 표면에 라이너 산화막을 형성함으로써, 소자 분리막이 형성되는 공간의 감소에 의한 종횡비 증가 없이 소자 분리막을 형성하여 소자 분리막 내에 보이드나 심이 발생되는 것을 방지하는 반도체 소자의 소자 분리막 형성 방법을 개시한다.
소자 분리막, 라이너 산화막, 보이드, 심

Description

반도체 소자의 소자 분리막 형성 방법{Method for forming the isolation layer in semiconductor device}
도 1a 및 도 1b는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100 : 반도체 기판 11, 101 : 패드 산화막
12, 102 : 하드 마스크 패턴 103 : 트렌치
13 : 웰 산화막 14, 104 : 라이너 산화막
15, 105 : 절연막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 70nm 이하의 디자인 룰(design rule)을 요구하는 반도체 소자에서는 웨이퍼 기판에 가해지는 스트레스를 크게 줄이는 STI(Shallow Trench Isolation) 공정을 주로 사용하고 있다. STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 화학 기상 증착법(Chemical Vapor Deposition: 이하 CVD라함)으로 산화막을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 CMP라함) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술이다.
도 1a 및 도 1b는 종래 기술의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(11)과 하드마스크 패턴(12)을 순차적으로 형성한다. 한편, 식각 공정에 의해 트렌치의 측벽 및 저면에는 식각 손상이 발생되는데, 이를 제거하기 위하여 산화 공정을 실시한다. 산화 공정에 의해 손상층이 산화되면서 트렌치의 측벽 및 저면에는 웰 산화막(13)이 형성된다.
도 1b를 참조하면, 웰 산화막(13)을 포함한 반도체 기판(10) 전체 구조 상에 라이너 산화막(14)을 형성한다. 하드 마스크 패턴(12)의 측벽과 웰 산화막(13) 상부에서 절연물질이 증착되는 속도가 다르기 때문에 발생되는 공정상의 문제점을 해 결하기 위하여 형성된다. 이렇게 라이너 산화막(14)을 전체 구조 상에 형성하면, 후속 공정에서 트렌치를 매립하기 위하여 절연 물질을 증착할 때 모든 면에서 절연 물질이 균일하게 증착된다. 이후, 트렌치가 완전히 매립되도록 반도체 기판(10)의 전체 구조 상에 절연막(15)을 형성한다.
상기의 공정을 살펴보면, 절연막(15)의 증착 특성을 향상시키기 위하여 라이너 산화막(14)을 형성한다. 하지만, 라이너 산화막(14)의 두께의 두배에 해당하는 만큼 소자 분리막이 형성될 영역의 폭이 좁아짐에 따라 종횡비가 증가하게 된다. 이로 인해, 절연막(15) 내부에 보이드(16)나 심(17)이 발생된다.
이에 대하여, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 하드 마스크를 이용한 식각 공정으로 트렌치를 형성한 후 전체 구조 상에 라이너 산화막을 형성하되 산화 공정으로 하드 마스크와 반도체 기판을 산화시켜 라이너 산화막을 형성함으로써, 트렌치의 종횡비가 증가하는 것을 최소화하면서 트렌치 내부로의 절연물질 증착 특성을 향상시켜 보이드나 심이 발생하는 것을 방지할 수 있다.
또한, 래디컬을 이용한 산화 방식으로 라이너 산화막을 형성함으로써, 식각 손상을 제거하기 위한 열공정을 생략할 수 있으며, 산화가 잘 되지 않는 하드 마스크의 산화 속도도 증가시킬 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 래디컬 산화 공정으로 상기 트렌치를 포함한 반도체 전체 구조 상에 라이너 산화막을 형성하는 단계와, 상기 트렌치와 상기 라이너 산화막을 포함한 반도체 전체 구조 상에 절연막을 형성하는 단계, 감압 상태에서 스팀 어닐 공정을 진행하는 단계, 및 식각 공정으로 상기 절연막을 상기 트렌치에 잔류시켜 소자 분리막을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막, 하드 마스크 패턴을 순차적으로 형성하는 단계와, 상기 패드 산화막과 상기 하드 마스크 패턴 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 래디컬 산화 공정으로 상기 하드 마스크 패턴의 표면과 상기 트렌치 내벽을 산화시켜 라이너 산화막을 형성하는 단계와, 상기 트렌치가 완전히 매립되도록 상기 라이너 산화막을 포함한 반도체 전체 구조 상에 절연막을 형성하는 단계와, 감압 상태에서 스팀 어닐 공정을 진행하는 단계와, 화학적 기계 연마 공정으로 상기 절연막을 상기 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계, 및 상기 하드 마스크 패턴과 상기 패드 산화막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2c를 참조하여 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 상세히 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(100) 상에 표면의 결정 결함 억제 및 표면 처리와 이온 주입 공정들을 수행하기 위하여 패드 산화막(101)을 형성한다. 도시되지 않았지만, 이 후, 웰(미도시)을 형성하고 문턱 전압을 조절하기 위한 기본적인 이온 주입 공정을 진행할 수 있다. 그 후, 패드 산화막(101) 상에 하드 마스크 패턴(102)을 형성한다. 하드 마스크 패턴(102)은 질화막으로 형성하는 것이 바람직하다. 그 후, 하드 마스크 패턴(102)을 식각 마스크로 이용하는 식각 공정으로 패드 산화막(101)과 반도체 기판(100)을 식각하여 트렌치(103)를 형성한다.
도 2b를 참조하면, 증류수와 50: 1 비율로 희석된 HF용액과 SC-1(NH4OH+H2O2+H2O), 또는 증류수와 100: 1 또는 300:1 의 비율로 희석된 BOE과 SC-1(NH4OH+H2O2+H2O)을 이용한 세정 공정을 실시한다. 그 후, 래디컬 산화 공정으로 트렌치(103)의 내면과 하드 마스크 패턴(102)의 표면을 산화시켜 라이너 산화막(104)을 형성한다. 라이너 산화막(104)은 두께가 20Å~100Å이 되도록 형성하는 것이 바람직하다. 좀 더 구체적으로 설명하면, 래디컬 산화 공정은 H*, O*, OH* 래디컬을 이용하여 전체 가스 부피 중 수소 함유량이 0~40%인 산소 리치(oxygen rich) 분위기에서 실시하는 것이 바람직하다. 또한 래디컬 산화 공정은 0.1torr ~1torr의 압력에서 실시하는 것이 바람직하다. 질화막으로 이루어진 하드 마스크 패턴(102)은 일반적인 산화 공정으로는 잘 산화가 되지 않는다. 하지만, 활성도가 매우 높은 래디컬 산화 공정을 이용함으로써, 하드 마스크 패턴(102)을 빠르게 산화시킬 수 있다. 따라서, 하드 마스크 패턴(102)과 트렌치(103)의 내면을 동시에 빠르게 산화시켜 원하는 두께의 라이너 산화막(104)을 형성할 수 있으며, 산화 공정 시간도 줄일 수 있다. 뿐만 아니라, 라이너 산화막(104)을 산화 공정으로 형성하기 때문에, 트렌치(103)의 내면에 존재하는 식각 손상층이 산화막으로 변하면서 식각 손상이 제거된다. 따라서, 식각 손상을 제거하기 위한 산화 공정을 생략할 수 있어 공정 단계를 감소시킬 수 있다.
또한, 라이너 산화막(104)을 증착 방식으로 형성할 경우 트렌치의 종횡비가 감소하였으나, 산화 공정으로 하드 마스크 패턴(102)과 트렌치(103)의 내벽을 산화시켜 라이너 산화막(104)을 형성하기 때문에, 종횡비가 증가하는 것을 최대한 방지할 수 있다. 형성된 라이너 산화막(104)은 트렌치(103)를 형성하기 위한 식각 공정에서 발생되는 반도체 기판(100)의 데미지를 완화하고, 후속 절연막 갭필 공정 시 하드 마스크 패턴(102)과 반도체 기판(100)의 물질 증착 속도 차이로 인한 보이드 또는 심의 발생을 방지한다.
도 2c를 참조하면, 트렌치(103)가 완전히 매립되도록 라이너 산화막(104)를 포함한 반도체 기판(100) 전체 구조 상에 절연막을 형성한다. 절연막은 유동성 절연막(flowfill)인 03-TEOS 또는 PSZ(Poly Silazane)으로 형성하는 것이 바람직하다. 이때, 절연막은 반도체 기판(100)의 전체 구조 상에 라이너 산화막(104)이 형성된 상태에서 형성되기 때문에 모든 면에서 균일한 두께로 형성된다. 즉, 모든 면에서 균일한 증착 속도록 절연막이 형성된다. 따라서, 절연막 내부에 보이드나 심이 발생되지 않는다. 그 후, 감압 상태에서 스팀 어닐 공정을 실시하여 절연막의 막질을 향상시킬 수 있다. 스팀 어닐 공정은 감압 상태에서 실시하기 위하여 촉매(Catalyst)를 이용한 WVG(Water Vapor Generator)와 래디컬을 이용하여 실시하는 것이 바람직하다. 그 후, 하드 마스크 패턴(102)이 노출되도록 CMP 공정으로 절연막을 연마하여 소자 분리막(105)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서 본 발명에 따르면, 하드 마스크를 이용한 식각 공정으로 트렌치를 형성한 후 전체 구조 상에 라이너 산화막을 형성하되 산화 공정으로 하드 마스크와 반도체 기판을 산화시켜 라이너 산화막을 형성함으로써, 트렌치의 종힝비가 증가하는 것을 최소화하면서 트렌치 내부로의 절연물질 증착 특성을 향상시켜 보이드나 심이 발생하는 것을 방지할 수 있다.
또한, 래디컬을 이용한 산화 방식으로 라이너 산화막을 형성함으로써, 식각 손상을 제거하기 위한 열공정을 생략할 수 있으며, 산화가 잘 되지 않는 하드 마스크의 산화 속도도 증가시킬 수 있다.

Claims (11)

  1. 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;
    래디컬 산화 공정으로 상기 트렌치를 포함한 반도체 전체 구조 상에 라이너 산화막을 형성하는 단계;
    상기 트렌치와 상기 라이너 산화막을 포함한 반도체 전체 구조 상에 절연막을 형성하는 단계;
    감압 상태에서 스팀 어닐 공정을 진행하는 단계; 및
    식각 공정으로 상기 절연막을 상기 트렌치에 잔류시켜 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 반도체 기판 상에 패드 산화막, 하드 마스크 패턴을 순차적으로 형성하는 단계;
    상기 패드 산화막과 상기 하드 마스크 패턴 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    래디컬 산화 공정으로 상기 하드 마스크 패턴의 표면과 상기 트렌치 내벽을 산화시켜 라이너 산화막을 형성하는 단계;
    상기 트렌치가 완전히 매립되도록 상기 라이너 산화막을 포함한 반도체 전체 구조 상에 절연막을 형성하는 단계;
    감압 상태에서 스팀 어닐 공정을 진행하는 단계;
    화학적 기계 연마 공정으로 상기 절연막을 상기 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계; 및
    상기 하드 마스크 패턴과 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 트렌치 형성 후, 상기 라이너 산화막 형성 전에 증류수와 50 : 1의 비율로 희석된 HF용액과 SC-1(NH4OH+H2O2+H2O)을 이용하거나 증류수와 100 : 1 또는 300: 1의 비율로 희석된 BOE용액과 SC-1(NH4OH+H2O2+H2O)을 이용한 세정 공정을 실시하는 것을 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 라이너 산화막의 두께는 20Å~100Å인 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 래디컬 산화 공정은 0.1torr ~1torr의 압력에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 래디컬 산화 공정은 H*, O*, OH* 래디컬을 이용하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 래디컬 산화 공정은 산소 분위기에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 산소 분위기는 전체 가스의 부피 중 수소량이 0~40%인 반도체 소자의 소자 분리막 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 03-TEOS 또는 PSZ(Poly Silazane)인 반도체 소자의 소자 분리막 형성 방법.
  10. 삭제
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 스팀 어닐 공정은 촉매를 이용한 WVG와 래디컬을 이용하여 상기 감압 상태에서 진행하는 반도체 소자의 소자 분리막 형성 방법.
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