KR20010008418A - 반도체장치의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 이 방법은 반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계와, 소자분리마스크용 감광막을 이용하여 상기 질화막부터 기판을 패터닝하여 기판 내에 트렌치를 형성하는 단계와, 감광막을 제거한 후 트렌치 내부에 얇은 사이드웰 산화막을 형성하는 단계와, 사이드웰 산화막을 제거한 후에 NH4OH, H2O2, DI의 혼합용액을 이용한 세정공정을 실시하여 반도체기판이 노출된 트렌치영역에 화학적산화막을 형성하는 단계와, 산화공정을 실시하여 트렌치내에 매립된 산화막으로 이루어진 소자분리막을 형성하는 단계와, 질화막 및 패드산화막을 제거하는 단계를 포함한다. 그러므로, 본 발명은 고온의 사이드웰 산화막 증착 공정을 1번만 실시해서 고온의 산화 공정시 발생되는 활성영역부분의 실리콘 손실을 최소화하여 소자분리영역의 지나친 산화로 인한 활성영역의 축소를 방지한다.
Description
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 소자분리막이 STI(Shallow Trench Isolation) 구조일 경우 기판을 트렌치형태로 식각하고 그 트렌치 내부에 사이드웰 산화공정을 실시하여 트렌치 식각 손상을 보상하는 산화과정에서 발생하는 공정의 수율 및 소자분리막의 전기적 특성을 향상시킬 수 있는 반도체장치의 소자분리막 형성방법에 관한 것이다.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나 상기 LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없다. 따라서 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 상기 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치 구조의 소자분리 기술이 나오게 되었다. 이 트렌치를 이용한 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더나아가서, 소자분리 기술은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 소지 분리막을 형성하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 이 소자분리막의 불필요한 부분을 식각하는 STI공정이 최근에 많이 이용되고 있다.
한편, 위와 같은 트렌치 구조의 소자분리 공정은 트렌치 모서리에 식각 공정시 거친부분과 이 모서리 부분에 집중되어 있는 식각 손상을 방지하고자 이 트렌치 모서리부분에 패드산화막을 성장시키는데, 이러한 소자분리공정은 반도체기판위에 패드산화막을 형성한 다음 그 위에 질화막을 적층한다. 소자분리 마스크 공정을 진행하고 이어서 질화막부터 기판까지 트렌치 구조로 식각한다.
이어서, 트렌치 식각 손상을 보상하기 위하여 트렌치가 형성된 결과물상에 고온에서 사이드웰 희생산화막을 150∼200Å정도 형성시킨 후 성장된 산화막을 제거하고 다시 사이드웰 산화막을 150∼200Å정도 성장시킨다. 이후 트렌치 식각된 영역을 산화막으로 완전히 매립한 후 화학적 기계적 연마공정으로 상기 산화막을 평탄화시킨다. 이때 질화막을 식각 정지막으로 이용한다. 남아 있는 질화막 및 패드산화막을 제거하고 후속 소자 공정을 진행한다.
이러한 소자분리막 형성을 위한 산화 공정을 진행할 때 사이드웰 희생 산화공정은 500Å이상의 두께를 한번에 성장시킬 경우 1000℃이상의 온도에서 산화막의 성장률이 빠르기 때문에 반도체기판인 실리콘기판에 응력이 발생하여 전기적 특성을 열화시킨다.
그러므로, 두 번의 사이드웰 산화막을 형성 공정을 진행하게 되는데, 이 경우 1000℃이상의 고온 공정이 2번 진행됨에 따라 실리콘기판의 벌크 특성인 소수 캐리어의 유지시간이 감소하게 되어 소자의 정션 손실과 리프레시 특성을 열화시키는 문제점이 있었다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 실리콘기판을 트렌치형태로 식각하고 그 내부에 1000℃이상의 고온에서 사이드웰 산화막을 성장시킨 후 다시 성장된 산화막을 제거하고 SC-1을 이용한 세정공정을 실시하여 실리콘기판이 노출된 부위에 화학적 산화막을 성장시킴으로써 사이드웰 산화막 형성시 발생하는 제조 공정의 신뢰성을 향상시킬 수 있는 반도체장치의 소자분리막 형성방법을 제공하는데 있다.
도 1 내지 도 4는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 제조 공정도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘기판 12 : 패드산화막
14 : 질화막 16 : 트렌치
18 : 사이드웰 산화막 20 : 소자분리막
상기 목적을 달성하기 위해 본 발명의 반도체장치의 소자분리막 형성방법은 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계와, 소자분리마스크용 감광막을 이용하여 상기 질화막부터 기판을 패터닝하여 기판 내에 트렌치를 형성하는 단계와, 감광막을 제거한 후 트렌치 내부에 얇은 사이드웰 산화막을 형성하는 단계와, 사이드웰 산화막을 제거한 후에 NH4OH, H2O2, DI의 혼합용액을 이용한 세정공정을 실시하여 반도체기판이 노출된 트렌치영역에 화학적산화막을 형성하는 단계와, 산화공정을 실시하여 트렌치내에 매립된 산화막으로 이루어진 소자분리막을 형성하는 단계와, 질화막 및 패드산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 소자분리막 형성 방법을 설명하기 위한 제조 공정도로서, 이에 도시된 바를 참조하면 본 발명의 소자분리막 형성 공정은 다음과 같다.
우선, 도 1에 도시된 바와 같이 반도체기판인 실리콘기판(10)에 순차적으로 30∼100Å정도의 얇은 패드산화막(12) 및 500∼2000Å두께의 질화막(14)을 적층한다. 그 위에 소자분리마스크용 감광막(도시하지 않음)을 이용하여 식각 공정을 실시하여 질화막(14)부터 기판(10)을 패터닝하여 기판(10) 내에 트렌치(16)를 형성한다. 이때 트렌치(16) 식각 깊이는 적용 디바이스의 디자인 룰에 따라 차이가 있으나 약 2000∼4000Å정도로 한다.
그 다음 감광막을 제거하고, 도 2에 도시된 바와 같이 1000℃이상의 고온에서 산화 공정을 실시하여 상기 트렌치(16) 내부에 100∼300Å정도의 사이드웰 산화막(18)을 형성한다. 이때, 산화 공정은 02가스만을 이용한 건식 산화공정을 이용한다.
그 다음 HF, BOE 화학용액을 이용하여 상기 사이드웰 산화막(18)을 제거하고, 도 3에 도시된 바와 같이 NH4OH, H2O2, DI의 혼합용액인 SC-1을 이용한 세정공정을 실시하여 기판이 노출된 트렌치영역(16)에 화학적산화막(19)을 형성한다.
계속해서, 도 4에 도시된 바와 같이 산화공정을 실시하여 트렌치내부에 산화물질을 증착하고, 평탄화 공정을 실시하여 질화막(14)이 드러날때까지 증착된 산화막을 연마하고, 인산용액을 이용하여 질화막(14)을 제거한 후에 세정공정을 실시하여 패드산화막(12)도 제거한다. 이로 인해 기판(10)내에는 소자의 분리영역과 활성영역을 구분하는 소자분리막(20)이 형성되어 있다.
상기와 같이 반도체 소자분리 공정은 사이드웰 산화막(18)을 제거한 다음에 SC-1 세정용액으로 트렌치영역(16)의 기판 위에 화학적산화막(19)을 형성함으로써, 기판의 댕글링본드(dangling bond)를 제거하고, 소자분리 영역으로 정의될 산화막 갭필 후 실리콘기판과 소자분리막의 사이에서 발생하는 전하 트랩현상을 줄일 수 있다.
그러므로, 본 발명은 고온의 사이드웰 산화막 증착 공정을 2단계로 나누어 실시하지 않고 1번으로만 실시해서 고온의 산화 공정시 발생되는 실리콘기판의 소수 캐리어 존속시간이 감소되는 것을 줄일 수 있으며 열산화 공정시 발생되는 활성영역의 축소를 줄여서 후속 공정인 콘택 공정시 제조 공정의 마진을 증가시킬 수 있다.
상기한 바와 같이 본 발명에 따른 반도체장치의 소자분리막 형성방법을 이용하게 되면, 종래 기술을 이용하여 STI 공정을 실시할 때 기판의 트렌치내에 사이드웰 산화막 형성, 제거 공정, 및 사이드웰 산화막 재형성공정을 진행함에 따라 발생하는 사이드웰 산화 두께 증가에 의한 활성 영역의 감소로 후속 콘택형성시 공정 마진을 감소하는 문제를 극복하고, 식각 손상의 보상 효과 및 사이드웰 산화시의 실리콘 응력을 최소화하여 수율 향상 및 전기적 특성을 개선시키는 장점이 있다.
Claims (3)
- 반도체기판에 트렌치 구조의 소자분리막을 형성함에 있어서,반도체기판에 순차적으로 패드산화막 및 질화막을 적층하는 단계;소자분리마스크용 감광막을 이용하여 상기 질화막부터 기판을 패터닝하여 기판 내에 트렌치를 형성하는 단계;상기 감광막을 제거한 후 상기 트렌치 내부에 얇은 사이드웰 산화막을 형성하는 단계;상기 사이드웰 산화막을 제거한 후에 NH4OH, H2O2, DI의 혼합용액을 이용한 세정공정을 실시하여 반도체기판이 노출된 트렌치영역에 화학적산화막을 형성하는 단계;산화공정을 실시하여 상기 트렌치내에 매립된 산화막으로 이루어진 소자분리막을 형성하는 단계; 및상기 질화막 및 패드산화막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 사이드웰 산화막은 02가스만을 이용한 건식 산화공정으로 형성되며 그 두께는 100∼300Å인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 사이드웰 산화막 제거시 HF, BOE 화학용액을 이용하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
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| E902 | Notification of reason for refusal | ||
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